在新潮如走马灯般变换的时尚界，每隔几年就会刮起一阵复古风。被誉为“时尚教父”的著名设计师安德烈·莱昂·塔利曾说：“时尚总是在寻找新的灵感和方向，而复古是其中一个重要的来源。”   无独有偶。日新月异的高科技领域也会出现公认的“过时”技术重新回潮的现象，在业界激起的波澜不亚于新兴技术的突破。近段时间以来，关于单体应用对微服务的“反戈一击”，就格外引人注目。最新的“爆料”颇为吸睛：知名流媒体公司某项目团队发布了一则案例研究，“他们放弃了无服务器、微服务架构，改以单体应用取而代之，此举为客户节省90%的运营成本，并改善了使用体验”。Serverlessfirst战略被公认为是未来方向，业界也有很多事

错误提示：导线名称和网络标识的“全局网络名”的值应该一致立创EDA版本说明问题描述问题分析处理方案立创EDA版本说明本文使用嘉立创EDA专业版信息：客户端版本Windows64bitV1.7.31.78bc6e问题描述原理图设计完成后，进行设计-检查DRC规则，提示日志中，出现[错误]:导线$1N7898连接了“全局网络名”属性值为GND的网络标识，导线名称和网络标识的“全局网络名”的值应该一致，请修改。忽略该错误，强制更新到PCB中可能会导致该位置网络为表示$1Nxxxx，而不是正确的网络。问题分析在日志中，点击对应快链可以快速索引到对应的错误发生位置

一个元器件，它的实物本身是不能翻转的，因为它的外形是固定的，你可以旋转它，但是你不能得到它的镜像，所以在画pcb的时候器件不能翻转，水平翻转和垂直翻转在画原理图的时候比较有用，可以方便器件的整体摆放。翻转的方式：1、选中器件2、点格式3、选择翻转也可以选中器件后直接按快捷键进行翻转快捷键的设置在这里：  

选择禁止设置（禁止布线的形状）画好禁止区域大小后，会自动跳出禁止的轮廓对象设置（此功能下要求禁止敷铜，其他不禁止）设置好后点击确认。禁止敷铜设置好，然后重新敷铜就可以了。

前言：这两天，学校要求参加蓝桥杯比赛的同学互相交流一下，我是参加EDA比赛的，经过老师的指导，总结了以下问题与经验教训：图片部分截图：  问题与经验总结：1、常用快捷键：shift+f：查找并放置元件     S：底部工具栏    W：导线    B：总线   N：网络标签T:文本   V：过孔   P：焊盘   H：高亮   ctrl+R：隐藏所选飞线  shift+B：重建敷铜shift+M：显示/隐藏敷铜    shift+ctrl+X：布局传递当然，也可以自己设置快捷键：设置——快捷键2、原理图上不同功能的电路分开放置，用折线（Alt+L）隔开，文本（T）写上功能，方便找出问题或进行优

前言：这两天，学校要求参加蓝桥杯比赛的同学互相交流一下，我是参加EDA比赛的，经过老师的指导，总结了以下问题与经验教训：图片部分截图：  问题与经验总结：1、常用快捷键：shift+f：查找并放置元件     S：底部工具栏    W：导线    B：总线   N：网络标签T:文本   V：过孔   P：焊盘   H：高亮   ctrl+R：隐藏所选飞线  shift+B：重建敷铜shift+M：显示/隐藏敷铜    shift+ctrl+X：布局传递当然，也可以自己设置快捷键：设置——快捷键2、原理图上不同功能的电路分开放置，用折线（Alt+L）隔开，文本（T）写上功能，方便找出问题或进行优

这里写目录标题一、初始化二、读入设计三、时序约束3.1创建时钟3.2传播时钟3.3时钟歪斜3.4生成时钟3.5门控时钟四、导出报告4.1生成约束报告report_constraint4.2生成路径延迟报告report_timing一、初始化PT启动时需要初始化，参照上节内容完成。二、读入设计PT不能读取RTL源文件，它是静态分析引擎，只能读取映射后的设计，包括db、verilog、vhdl等格式的文件。读入设计的命令格式如下：pt_shell>read_db-netlist_onlyfilename>.dbpt_shell>read_verilogfilename>.sv由于db格式的网表中包

这里写目录标题一、初始化二、读入设计三、时序约束3.1创建时钟3.2传播时钟3.3时钟歪斜3.4生成时钟3.5门控时钟四、导出报告4.1生成约束报告report_constraint4.2生成路径延迟报告report_timing一、初始化PT启动时需要初始化，参照上节内容完成。二、读入设计PT不能读取RTL源文件，它是静态分析引擎，只能读取映射后的设计，包括db、verilog、vhdl等格式的文件。读入设计的命令格式如下：pt_shell>read_db-netlist_onlyfilename>.dbpt_shell>read_verilogfilename>.sv由于db格式的网表中包

Verilator介绍Verilator是一种开源的Verilog/SystemVerilog仿真器，可用于编译代码以及代码在线检查，Verilator能够读取Verilog或者SystemVerilog文件，并进行lintchecks(基于lint工具的语法检测)，并最终将其转换成C++的源文件.cpp和.h。Verilator不直接将VerilogHDL转换为C++或者SystemC，反之Verilator将代码编译成更快的优化过的并且支持多线程的模型，该模型被依次包装在（wrapped）在C++/SystemC模型中。这样就生成一个编译的Verilog模型，其功能和Verilog是一致的

Verilator介绍Verilator是一种开源的Verilog/SystemVerilog仿真器，可用于编译代码以及代码在线检查，Verilator能够读取Verilog或者SystemVerilog文件，并进行lintchecks(基于lint工具的语法检测)，并最终将其转换成C++的源文件.cpp和.h。Verilator不直接将VerilogHDL转换为C++或者SystemC，反之Verilator将代码编译成更快的优化过的并且支持多线程的模型，该模型被依次包装在（wrapped）在C++/SystemC模型中。这样就生成一个编译的Verilog模型，其功能和Verilog是一致的