市面上很多开发板都使用RTL8211PHY芯片，使用简单，你甚至不用配置就可以直接使用。官方默认配置是：开启自协商，速率1000M。 https://numato.com/product/rtl8211e-gigabit-ethernet-expansion-module/芯片地址：RTL8211FD器件地址由5位构成，高两位固定为2’b00，第三位后这三个引脚的上下拉电平决定
XilinxFPGA开发环境vivado使用流程文章目录XilinxFPGA开发环境vivado使用流程1.启动vivado2.选择CreateNewProject3.指定工程名字和工程存放目录4.选择RTLProject5.选择FPGA设备6.工程创建完成后7.开始编写verilog代码8.添加XDC管脚约束文件9.编译10.下载和调试1.启动vivado2.选择CreateNewProject3.指定工程名字和工程存放目录4.选择RTLProject5.选择FPGA设备6.工程创建完成后7.开始编写verilog代码第一步：点击AddSources按钮第二步：选择addorcreatede
项目场景：FPGA代码编译时报错问题描述编译报错内容[Common17-55]‘set_property’expectsatleastoneobject.原因分析：当一个引脚存在于xdc文件中，但是工程的顶层模块的引脚里没有这个引脚时，就会报出这个错误解决方案：查找报错的这个引脚是否存在于工程的顶层模块的引脚列表中，最大的可能是xdc中的引脚名与工程中的引脚名不一致，一般是拼写错误，或者误删了；如果不小心将工程的顶层文件设置错误那么就会爆出很多个[Common17-55]‘set_property’expectsatleastoneobject.错误；
系列文章目录：FPGA原理与结构（0）——目录与传送门一、MUX概述 数据选择器MUX是一种非常经典的组合逻辑电路，它是一个多输入，单输出的器件，功能是可以根据选择信号，选择出需要的输入信号作为输出。 二、FPGA中的MUX MUX在FPGA中的CLB中，我们打开device视图放大观察可以看到 图片中红色部分标注的就是MUX，可见MUX是作为一种基本元件存在于FPGA中的。但是我们同样知道，MUX作为一种组合逻辑元件，理论上完全可以通过LUT（关于LUT的部分：FPGA原理与结构——查找表LUT（Look_Up_Table））就实现其功能，为什么在FPGA中还要“多此一举”
FIFO(FirstInFirstOut)是一种先进先出的存储结构，经常被用来在FPGA设计中进行数据缓存或者匹配传输速率。FIFO的一个关键参数是其深度，也就是FIFO能够存储的数据条数，深度设计的合理，可以防止数据溢出，也可以节省FPGA资源的消耗。一、FIFO深度计算影响因素影响FIFO深度计算的主要因素包括:FIFO的位宽：决定了每个FIFO存储单元的大小FIFO的数据字长：决定每个数据词包含多少比特有效数据FIFO的总存储容量：决定最大可以存储的数据条数以32位位宽,8位字长的FIFO为例，每个FIFO存储单元需要32/8=4个字节。如果FIFO总容量为128字节，那么可以存储128
刚用QuartusII没多久，每次打开工程，QuartusII都是打开QuartusII默认打开工程文件路径，不是自已存放工程的文件路径，网上搜设置方法，教程很少，现在把我找到的方法分享给大家。1：打开软件，在软件菜单栏选择“Tools”,如下图所示：2：展开“Tools”菜单栏,选择“options”，如下图所示：3：点击“options”打开对话框，如下图所示： 4：选择在上图标1处的项，在标2处选择自已的工程文件夹，在标3处选择编程语言，这里不选也 行。教程到此完，请点赞评论！！
没有硬件，过几天上板测试。 moduledht11(inputwiresys_clk,inputwiresys_rst_n,inputwirekey,inoutwiredht11,outputwireds,outputwireoe,outputwireshcp,outputwirestcp);//例化连线wirekey_out_w;wire[19:00]data_w;wiresign_w;wire[5:0]point_w;wireen_w;key_filterkey_filter_insert(.sys_clk(sys_clk),.sys_rst_n(sys_rst_n),.key_in(
名称：FIR滤波器低通滤波器软件：Quartus语言：Verilog/VHDL本资源含有verilog及VHDL两种语言设计的工程，每个工程均可实现以下FIR滤波器的功能。代码功能：设计一个8阶FIR滤波器（低通滤波器），要求截止频率为20KHz，使用线性相位结构。参数设计方法：使用matlab软件设计滤波器系数滤波器系数设计:打开Matlab软件在指令窗口中键入:m=fir1(7,0.2)，即可得到如下的系数:0.009、0.048、0.164、0.279、0.279、0.164、0.048、0.009将系数放大1000倍即：9,48,164,279;乘加计算计算完成后再除以1000.演示视
在此特别感谢哔站up主甘第发布的FPGA企业实训课（基于FPGA的数字钟设计）教学视频，让一个FPGA小白开始了第一个FPGA设计开发流程。本设计参考了这个教学视频，在此基础上添加并修改了一些代码，完成了这个小小的不带任何功能的数字时钟。 初次学习FPGA，初次学习发布博客，如有错误，请指正！！！ 一、设计功能本设计主要实现可调的数字时钟。具体功能如下：（1）首先实现的功能是：秒计时到59后，分钟加1；分钟计时到59后，小时加1；小时计时到23后，复位，秒从0开始计时。这样循环计时，完成时钟的计时功能。（2）在（1）的基础上添加小时和分钟的校准/调整功能，实现切换式调节
目录简介技术要求参考1）国内玩家自制游戏卡2）N8N8pro3）powerpak4）FC模拟器软件N8pro的实现方案的信息收集先了解一下各个芯片的功能N8开发者提供的资源信息Powerpak Nesdevwiki和forum简介整个开发的目的就是做一个FPGA实现的，可以支持多种FC游戏（多种mapper）的游戏卡。这个开发思路国内外都有实现，包括：1）90年代的盗版卡，用逻辑器件实现mapper（mmc）功能，包括盗版mmc控制芯片，如AX5202P等。2）FPGA实现方案，如著名的乌克兰人制作的N8，N8Pro游戏卡，powerpak等。3）现在淘宝上卖的多合1或单卡的游戏卡，一般是支持
