设计方法Verilog的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。设计流程Verilog的设计流程，一般包括以下几个步骤：需求分析工作人员需要对用户提出的功能要求进行分析理解，做出电路系统的整体规划，形成详细的技术指标，确定初步方案。例如，要设计一个电子屏，需要考虑供电方式、工作频率、产品体积、成本、功耗等，电路实现采用ASIC还是选用F
设计方法Verilog的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。设计流程Verilog的设计流程，一般包括以下几个步骤：需求分析工作人员需要对用户提出的功能要求进行分析理解，做出电路系统的整体规划，形成详细的技术指标，确定初步方案。例如，要设计一个电子屏，需要考虑供电方式、工作频率、产品体积、成本、功耗等，电路实现采用ASIC还是选用F
格式Verilog是区分大小写的。格式自由，可以在一行内编写，也可跨多行编写。每个语句必须以分号为结束符。空白符（换行、制表、空格）都没有实际的意义，在编译阶段可忽略。例如下面两中编程方式都是等效的。不换行（不推荐）实例wire[1:0] results;assignresults=(a==1'b0)?2'b01：(b==1'b0)?2'b10：2'b11;换行（推荐）实例wire[1:0] results;assign results=(a==1'b0)?2'b01： (b==1'b0)?2'b10： 2'b11;注释Verilog中有2种注释方式:用//进行单行
格式Verilog是区分大小写的。格式自由，可以在一行内编写，也可跨多行编写。每个语句必须以分号为结束符。空白符（换行、制表、空格）都没有实际的意义，在编译阶段可忽略。例如下面两中编程方式都是等效的。不换行（不推荐）实例wire[1:0] results;assignresults=(a==1'b0)?2'b01：(b==1'b0)?2'b10：2'b11;换行（推荐）实例wire[1:0] results;assign results=(a==1'b0)?2'b01： (b==1'b0)?2'b10： 2'b11;注释Verilog中有2种注释方式:用//进行单行
数值种类VerilogHDL有下列四种基本的值来表示硬件电路中的电平逻辑：0：逻辑0或"假"1：逻辑1或"真"x或X：未知z或Z：高阻x意味着信号数值的不确定，即在实际电路里，信号可能为1，也可能为0。z意味着信号处于高阻状态，常见于信号（input,reg）没有驱动时的逻辑结果。例如一个pad的input呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为1，下拉则为0。整数数值表示方法数字声明时，合法的基数格式有4中，包括：十进制('d或'D)，十六进制('h或'H)，二进制（'b或'B），八进制（'o或'O）。数值可指明位宽，也可不指明位宽。指明位宽：实例4'b1011 /
数值种类VerilogHDL有下列四种基本的值来表示硬件电路中的电平逻辑：0：逻辑0或"假"1：逻辑1或"真"x或X：未知z或Z：高阻x意味着信号数值的不确定，即在实际电路里，信号可能为1，也可能为0。z意味着信号处于高阻状态，常见于信号（input,reg）没有驱动时的逻辑结果。例如一个pad的input呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为1，下拉则为0。整数数值表示方法数字声明时，合法的基数格式有4中，包括：十进制('d或'D)，十六进制('h或'H)，二进制（'b或'B），八进制（'o或'O）。数值可指明位宽，也可不指明位宽。指明位宽：实例4'b1011 /
