1.特性8位串行输入8位可串行或并行输出具有3种状态输出的存储寄存器具有复位功能的移位寄存器具有串行输入（DS）和串行输出（Q7S）来级联的功能。移位寄存器和存储寄存器的时钟可分开控制。2.引脚说明引脚名引脚号说明Q0、Q1、Q2、Q3、Q4、Q5、Q6、Q715,1,2,3,4,5,6,7并行数据输出Q7S9串行数据输出MR10主复位引脚，为0时复位移位寄存器SHCP11移位寄存器时钟输入，上升沿时DS上的数据会移入移位寄存器STCP12存储寄存器时钟输入，上升沿时移位寄存器的数据传输到存储寄存器OE13输出使能，为0时，存储器中的数据并行输出到Q0-Q7引脚；为1时，输出为高阻态DS14串
在用vivado综合代码时，发现utilization资源利用率很少，查了一下各个模块的LUT使用情况，发现只有.v ，而没有.sv文件。查了下原因主要是synthesis缺少了选项。1、designsources中右键相关sourcefiles的属性选择type为SystemVerilog 2、右键synthesis，选择setting，在MoreOptions选项处加上指令-sfcu 最后综合后查看LUT资源就会发现把整个.sv的模块也综合进去了。
小于一个时钟周期的低电平毛刺的消除，可采用两级触发器打拍+或门的方式解决，如下图所示：代码：always@(posedgeclk,posedgerst)if(rst){sig_d2,sig_d1}2'b11;else{sig_d2,sig_d1}{sig_d1,sig};//assignsig_o=sig_d1|sig_d2;高电平有效的毛刺的去除：如上图所示，对于小于1个周期的高电平毛刺，可以采用打两拍+与门的方式实现，代码如下always@(posedgeclk,posedgerst)if(rst){sig_d2,sig_d1}0;else{sig_d2,sig_d1}{sig_d1,si
轻量化Verilog学习环境搭建本文记录基于vscode、iverilog搭建轻量化Verilog学习环境的方法。ref:VSCodeVerilog工具链、linux下搭建轻量易用的verilog仿真环境环境搭建（1）安装iverilog，这是一个轻量化的开源verilog编译器，配合gtkwave可进行波形仿真。sudoapt-getinstalliverilogsudoapt-getinstallgtkwave（2）安装vscode插件Verilog-HDL为verilog提供语法高亮和静态检查等基本支持。打开扩展设置，设置Verilog格式化插件和Lint插件。其中Lint插件可选iVe
1.4位全加器 代码：modulemodule_full_add(input[3:0]iv_a,iv_b,inputis_cin,output[3:0]owv_sum,outputows_cout);assign{ows_cout,owv_sum}=iv_a+iv_b+is_cin;endmodule RTL： Simulation: 2.4位计数器modulemodule_full_add(inputreset,inputclk,output[3:0]orv_out);reg[3:0]orv_out1;always@(posedgeclk)beginif(reset)orv
以下是一个简单的Verilog代码，用于控制FPGA板上的LED闪烁。代码使用了时钟分频器来控制LED的闪烁速度，通过一个计数器来确定LED的状态（开/关）。moduleled_blink(inputclk,//时钟输入outputregled//LED输出);//定义计数器变量reg[23:0]counter;//定义闪烁速度，此处为1秒localparamCOUNTER_MAX=50000000;//时钟分频器reg[7:0]divider;always@(posedgeclk)beginif(divider==8'd100)begincounter这个代码将时钟分频到了1秒，LED会每秒
verilog语法中的模块例化FPGA的设计通常都是由很多个模块组成，有顶层模块、高层模块和子模块之分，模块例化的功能即为连接这些模块。以数码管显示代码为例，根据要实现的功能，需在顶层模块中对计时模块和数码管静态显示模块分别例化。计时模块代码如下：moduletime_count( clk, rst_n, flag);parameterMAX_NUM=50000000......endmodule数码管静态显示模块部分代码如下：moduleseg_led_static( clk, rst_n, add_flag, sel, seg_led);...... endmodule则顶层模块中的例化代
多位选多位的数据选择器在进行FPGA开发时经常会用到，在编写Verilog时往往可以直接通过case，if，generate等语句方便地实现数据选择器，但是这种写法很大程度脱离了基本的逻辑表达式，很多具体的逻辑实现都由编译器替我们完成了，在查看网表只能看到这样的结果：而不清楚里面具体的逻辑，于是在理解数据选择器的时候我们往往会有这样的问题：数据选择器的底层是怎样的？如何一步步地拓展成我们看到的样子的？下面我们就从一个基础的例子来了解一下数据选择器。1一比特4选1数据选择器数据选择器包含包含三部分：输入信号，选择信号和输出信号。首先考虑一个简单的一位多输入选择器（四选一输入D[3:0]，片选信号
奇偶校验器一、前言二、XOR法2.1XOR法2.2verilog代码2.3Testbench2.4仿真结果三、计数器法3.1计数器法3.2verilog代码3.3Testbench3.4仿真结果四、总结数字IC经典电路设计经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。然而实际的数字IC设计过程中考虑的问题远多于此，通过本系列希望大家对数字IC中一些经典电路的设计有初步入门了解。能力有限，纰漏难免，欢迎大家交流指正。个人主页链接1.数字分频器设计2.序列检测器设计3.
串口通信实现-串口发送（vivado&verilog版）前言一、串口的通信协议二、分模块设计1.检测模块2.波特率设置3.判断过程三、完整代码展示四、TB文件五、仿真展示前言此文介绍uart串口协议（串口接收）的verilog实现和testbench的编写，仿真环境为vivado2018.3。一、串口的通信协议要进行模块的设计，首先要了解该部分功能的原理。这就涉及到串口的通信协议。从这个图中可以看到，在RX信号线中，空闲状态是高电平。也就是说在不传输信息的时候，信号线置高。拉低的信号就是起始信号，也就是要开始传输数据的信号。第一位是起始位，紧跟后面的是数据位，随后有校验位和停止位。【设计思路】
