文章目录一、分频器要点总结二、偶数分频器三、奇数分频器一、分频器要点总结1、为啥要有分频、倍频？（1）时钟通常由板载晶振或**PLL（锁相环）**产生（2）板载晶振提供的时钟信号频率固定，不一定满足工程需求（3）分频（频率倍数变小，周期倍数变大）、倍频（频率倍数变大，周期倍数变小）2、分频、倍频的实现方式：（1）锁相环（PLL）（2）用Verilog代码描述（分频器较常用）3、分频器原理：（1）和计数器类似：

1.基于原理图设计半加器以及全加器以及四位加法器半加器：保存为half_addr.bsf之后，可以在该项目中添加半加器全加器：通过RTL-Viewer查看半加器和全加器添加全加器到项目在process里面先后执行startfitter和starttimeanalyzer生成testbench模板修改testbench文件：//Copyright(C)2018IntelCorporation.Allrightsreserved.//YouruseofIntelCorporation'sdesigntools,logicfunctions//andothersoftwareandtools,and

        repeat循环语句执行指定循环数，如果循环计数表达式的值不确定，即为x或z时，那么循环次数按0处理。repeat循环语句的语法为：repeat(循环次数表达式)        begin          语句块;        end        其中，“循环次数表达式”用于指定循环次数，可以是一个整数、变量或者数值表达式。如果是变量或者数值表达式，其数值只在第一次循环时得到计算，从而得以事先确定循环次数；“语句块”为重复执行的循环体。        在可综合设计中，“循环次数表达式”必须在程序编译过程中保持不变。Example1:repeat(3)@(posedgecl

一、安装1、获取安装包：链接：https://pan.baidu.com/s/12CuBeF2NNCnjLpAn6hpL6A提取码：zwfz2、解压压缩包，运行X-HDL-4.2.1-Setup.exe。（1）弹出以下对话框，根据使用语言选择（没有中文），选择好后点击OK（2）点击continue，然后点击next（3）选择安装位置（路径无中文），然后点击next（4）点击next（5）再点击一次next后，直接安装，安装很快，安装好后如图所示，我们先关闭它，接下来破解：2、破解：解压xhdl-4.2.1-demo-mode-restriction-patch.zip，双击运行：crack_x

  （91）Verilog实现D触发器1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）Verilog实现D触发器5）结语1.2FPGA简介FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片研究，主要是利用FPGA的模式进行其他行业产品的设计。与ASIC不同，FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析，结合当前我国的实

🎉欢迎来到FPGA专栏~Verilog文件的基本结构☆*o(≧▽≦)o*☆嗨~我是小夏与酒🍹✨博客主页：小夏与酒的博客🎈该系列文章专栏：FPGA学习之旅文章作者技术和水平有限，如果文中出现错误，希望大家能指正🙏📜欢迎大家关注！❤️🎉Verilog文件的基本结构一、Verilog模块的基本结构二、语法详细介绍2.1模块定义2.2端口声明2.3内部资源声明2.4功能描述三、其余基础语法3.1assign语句简单介绍3.2位操作VerilogHDL系列博客参考书籍《VerilogHDL设计实用教程》和小梅哥教学视频。该系列博客将会融合两部分参考内容，总结知识点，帮助新手快速掌握VerilogHDL。

在CPU等对性能要求较高的电路中，一般都会采用超前进位加法器，因为超前进位加法器的延时相对来说比较小。下面讲述超前进位加法器的原理：我们知道，一个三输入，二输出的全加器，其逻辑关系为S=A⊕B⊕CinS=A\oplusB\oplusC_{in}S=A⊕B⊕Cin​Cout=(A&B)∣(Cin&(A⊕B))C_{out}=(A\&B)|(C_{in}\&(A\oplusB))Cout​=(A&B)∣(Cin​&(A⊕B))对于普通的级联的加法器，上一位的进位输出需要作为下一位的进位输入，因此，随着加法器位宽的增大，加法器的延时也会线性增大，如下图所示。究其原因，就是下一个比特位对上一个比特位的

💭写在前面：本章将理解RS/D锁存器的概念，了解RS/D/JK触发器的概念，使用Verilog实现各种锁存器(Latch)和翻转器(Flip-Flop)，并通过FPGA验证用Verilog的实现。📜本章目录：Ⅰ.前置知识回顾0x00锁存器（Latch）0x01RS触发器（RSFlip-Flop）0x02D触发器（DFlip-Flop）0x03 JKFlip-Flop（JK触发器）0x04设置时间和保持时间Ⅱ.练习0x00RSFlip-Flop0x01 DFlip-FlopⅠ.前置知识回顾0x00锁存器（Latch）当输入信号被输入到异步时序逻辑电路中时，状态立即发生变化。存在可以控制输入时机的

1打开Vivado工程Vivado工程文件如图：打开Vivado软件，打开工程，如图：自动升级到当前版本，如图：暂时选择现有开发板的型号，如图：出现一条警告性信息，暂时先不管，点击OK：可以看到完整的工程文件包含如下图：2卷积层设计自顶而下分析卷积层的设计过程2.1MultiFilterLayer图为该项目的一个卷积层，其中包含了多个卷积核(Filter)，模块的输入为图像矩阵和卷积核设置参数，输出为卷积提取的特征矩阵图片来自附带的技术文档《HardwareDocumentation》卷积层的原理图如图所示，其中filters的位宽为2400，image的位宽是16384，该层卷积的输出位宽是

1打开Vivado工程Vivado工程文件如图：打开Vivado软件，打开工程，如图：自动升级到当前版本，如图：暂时选择现有开发板的型号，如图：出现一条警告性信息，暂时先不管，点击OK：可以看到完整的工程文件包含如下图：2卷积层设计自顶而下分析卷积层的设计过程2.1MultiFilterLayer图为该项目的一个卷积层，其中包含了多个卷积核(Filter)，模块的输入为图像矩阵和卷积核设置参数，输出为卷积提取的特征矩阵图片来自附带的技术文档《HardwareDocumentation》卷积层的原理图如图所示，其中filters的位宽为2400，image的位宽是16384，该层卷积的输出位宽是