点击蓝字关注我们近期GitHubUniverse2023大会发布了一系列的产品和服务更新。12月10日（本周日），“GitHubUniverse2023WatchPartyinShanghai-开源开发者日”，我们将延续GitHubUniverse2023对AI和开源的探索，邀请数位AI和开源大咖，与开发者们共同畅聊AI时代的开源之旅。与此同时，为帮助大家更好地了解GitHubCopilot的新功能，我们将在活动同一时间为大家带来“GitHubCopilot工作坊|2023GitHubUniverse新技术品鉴会”，届时将邀请微软与GitHub原厂工程师现场授课，手把手指导实操，带大家沉浸式体

信号说明：本部分电路移位输出ShiftOut_r（数据位）和TxParity_r（校验位）两个信号；TxClkEnA为2x比特时钟使能信号，TxClkEnB为1x比特时钟使能信号；FSM1_IsStart、FSM1_IsShift为状态机逻辑的状态信号，分别表示"起始位"、"数据位（含校验位）"状态；THR[7:0]为IP外部输入的待发送数据；Prty_Even,IP内部根据外部控制信号生成的奇偶校验设定值；Prty_Stick, IP内部根据外部控制信号生成的强制奇偶校验设定值针对什么平台？针对Xilinx全系列FPGA：Spartan-3、Virtex-4、Virtex-5、Spartan

兼容NS16550uart，没办法，16550市场地位太高了，后来者设计uart，不宣称兼容16550是会被歧视的。参考了stm32,microchip,EXARXR16M890,TIDSP/MCU。。。市面主流uart控制器，总结出的一个uarttxip需要提供的配置功能（见代码注释）。代码基于VHDL设计，针对XilinxFPGA优化设计，其它平台啥情况，我不知道。