6.1介绍流水线通过在较长的组合逻辑路径中插入寄存器降低了组合逻辑延迟，增加了时钟频率并提高了性能。 图中分别为插入流水线前后的逻辑。长路径插入寄存器后最大时钟频率明显增加，但是也带来了额外的开销，并且增加了系统延迟。6.2影响最大时钟频率的因素 图中电路若TCQA、TSB、THB均为0，Fmax就是组合逻辑最大路径延迟的倒数。 6.2.1时钟偏移（Skew）如图6.3，时钟到达B的时间可能相对于寄存器到达A的时间有一些延迟。这种传播延迟的细小差别，可能对整个系统时序产生无法接受的影响，这种现象也叫做“时钟偏移”（Skew）。这里感觉说反了。。时钟延迟小于数据路径延迟，才是负时钟偏移。这时，时

5.6在寄存器传输级降低功耗RTL完成时80%的功耗就已经确定，后端不能解决所有功耗问题。综合前RTL阶段就应讲与功耗有关的所有问题解决。5.6.1状态机编码与解码格雷码在相邻状态转换时仅有一位发生变化，消耗能量更少。此外格雷码编码的状态机也消除了依赖于状态的组合等式中存在毛刺的风险。  若使用别的编码风格，仍可以通过让翻转频率最高的状态有最少的翻转位数，降低功耗。另一种方法：把FSM和STG（状态转移图）分解成两个，若两个子FSM之间没有转换发生，那么只有一个FSM需要供给时钟。5.6.2二进制数表示法某些应用中，有符号数在切换过程中比补码更有优势。  某些只使用积分器求和的应用，补码在0-

5.1介绍能量以热量形式消耗，温度升高芯片失效率也会增加，增加散热片或风扇会增加整体重量和成本，在SoC级别对功耗进行控制就可以减少甚至可能消除掉这些开支，产品也更小更便宜更可靠。本章描述了减少动态功耗和静态功耗的各种技术。5.2功耗源三个主要的功耗源：浪涌、静态功耗、动态功耗。浪涌电流：器件上电时最大瞬时输入电流。浪涌电流在应用中也称为启动电流。浪涌电流与设备有关，如电机启动电流前几个周期时正常满载电流的数倍。基于SRAM的FPGA也有很明显的浪涌电流，上电时器件没有配置，需要外部下载数据配置编程资源（查找表、布线资源）。反熔丝FPGA无需上电配置，所以没有浪涌电流。待机电流：关断主电源或系

3.1介绍单时钟设计更易于实现，也更少出现亚稳态、建立和保持时间违例方面的问题。但在实践中，很少有设计只在一个时钟下运行。3.2多时钟域多个始终可以有以下一种或多种时钟关系：1、时钟频率不同。2、时钟频率相同，但相位不同。 3.3多时钟域设计的难题1、建立时间和保持时间的违背。2、亚稳态。事实上1就会导致23.3.1违背建立时间和保持时间 多时钟域情况下，很容易出现一个时钟域的输出在另一个时钟域的时钟上升沿到来时发生改变的现象。  图中xclk_output1不满足建立时间和保持时间，所以会造成亚稳态。而xclk_output2则没有该问题。3.3.2亚稳态详见第一章。3.4多时钟设计的处理技

2.6.1用同步复位进行设计  上面两个电路功能一样，但是下面的电路如果load信号为X，触发器便会停在不定态。可以使用编译指令告诉指定的信号为复位信号，综合工具就会使该信号尽可能接近触发器，防止初始化的问题发生。（将这些指令加入RTL代码中以避免重新综合）2.6.1.1使用同步复位的优点。保证电路100%同步。同步复位会综合为更小的触发器，特别是复位信号被触发器输入逻辑门控（如上图）。确保复位只发生在有效时钟沿，过滤掉毛刺。一些设计中复位由内部产生，这样的设计中使用同步复位信号，可以将时钟间的复位毛刺过滤掉。 2.6.1.2缺点不是所有ASIC库中都带有内置的同步复位触发器，很容易把复位逻辑

2.4时钟方案2.4.1内部产生的时钟应尽量避免內部产生时钟。组合逻辑产生时钟会引入毛刺，也会引起时序方面的问题。同步时序电路数据的毛刺不会引起任何问题，而毛刺出现在时钟输入端或异步输入端就会产生明显的影响。毛刺到达时钟输入端如果数据变化，会违背建立和保持时间。即使没有违背时序要求，寄存器也可能输出意料外的值。毛刺可能导致计数器增加额外的计数值，如图。  解决方法：组合逻辑输出增加一个寄存器输出，这个寄存器可以阻止组合逻辑产生的毛刺。 组合逻辑时钟也会增加时钟延迟，可能导致违背时序要求。 图中由于时钟偏移导致违背了建立时间。（这里应该也有问题，这图上CLK往左移dlycombo不也违背建立时间

2.1概述这章主要内容是ASIC设计时的一些建议，这些建议独立于EDA和工艺，主要针对模块设计和存储器接口。2.2同步设计同步设计特点：单个主时钟和单个主置位/复位信号驱动设计中所有时序器件。同步设计：ASIC设计时域控制最安全的方法。2.2.1避免使用使用行波计数器。行波计数器：将触发器输出作为其他触发器的时钟输入端，由于数据相对时钟会有延迟，所以不推荐这种使用方式。2.2.2门控时钟门控单元会导致时钟偏移，并会引入尖峰脉冲单元作用于触发器。可能仿真正常，综合出问题。 2.2.3双边沿或混合边沿时钟 缺点：为使用同步复位和使用插入扫描链这样的测试方法带来麻烦，增加了确认关键信号路径的难度。不

听说这本书对数字IC设计中的常见问题讲的非常清楚易懂，看了目录感觉确实都是数字设计中一些关键问题，而且一共才217页，争取这个月看完吧。书的PDF资源：链接：https://pan.baidu.com/s/1b981albw_aZwLOhBvlHqpw提取码：80zc1.1简介同步系统中如果数据和时钟满足建立保持时间的要求，不会发生亚稳态（meastable）。异步系统中数据和时钟关系不固定，可能违反建立保持时间，就会输出介于两个有效状态之间的中间级电平，且无法确定停留在中间状态的时间，或者过了一定的延迟后才能正常转换，这就是亚稳态。1.2亚稳态理论亚稳态产生原因：违背了触发器的建立时间或保持