北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录一.代码部分 二.管脚分配三.实现过程讲解及效果一.代码部分shift_register.vmoduleshift_register( inputclk,DS,OE,MR, inputwireST_CP, outputreg[7:0]out=8'b1111_1111, outputregQ7=1'b1); always@(posedgeclk) begin if(!MR) begin
北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客 目录一.代码部分1.1reg_74LS374.v 1.2reg_LS374_tb.v二.仿真测试效果一.代码部分1.1reg_74LS374.vmodulereg_74LS374( input[7:0]D_in, inputclk, outputreg[7:0]D_out);always@(posedgeclk) beginD_out 1.2reg_LS374_tb.v`timescale1ns/1ps
74.搜索二维矩阵按行搜索，使用二分查找classSolution{publicbooleansearchMatrix(int[][]matrix,inttarget){for(int[]row:matrix){intindex=search(row,target);if(index>=0){returntrue;}}returnfalse;}publicintsearch(int[]nums,inttarget){intlow=0,high=nums.length-1;while(lowhigh){intmid=(low+high)/2;if(nums[mid]==target){retur
一、设计目的1、学会用HDL语言设计时序电路；2、用HDL语言设计74LS160计数器芯片的数字功能。二、设计原理计数器是最常用的寄存器逻辑电路，从微处理器的地址发生器到频率计都需要用到计数器。一般计数器可以分为两类：加法计数器和减法计数器。加法计数器每来一个脉冲计数值加1；减法计数器每来一个脉冲计数值减1。下面将通过模仿中规模集成电路74LS160的功能，用HDL语言设计一个十进制可预置计数器。74LS160共有一个时钟输入端CLK，一个清除输入端CLR，两个计数允许信号P和T，4个可预置数据输入端D、C、B、A，一个置位允许端LOAD，4个计数输出端QD、QC、QB、QA，一个进位输出端R
1.先上仿真图，但这么连仿真图是不太正确的，要注意。展示的话能用就行。2.从上到下依次放上数据手册上的引脚解释和逻辑功能和时序图 3.贴上代码：写了发送一字节数据函数，发送全部字节函数，加上一些写了很久的解释（求赞）。#include#include#include#defineuintunsignedint#defineucharunsignedchar#definep0P0#definep1P1#definep2P2#definep3P3//参考数据手册对引脚功能进行理解，//老师发的数据手册的第3和6页解释了各输入引脚与输出引脚的电平关系，第七页解释了每个引脚的时序关系；//级联需要两
74HC595芯片应用-----day21.CMOS移位寄存器–74HC595可串行输出控制下一级级联芯片。