目录 1首先检查网络管理器服务是否开启（ubuntu需要界面）2创建并配置需要共享的wifi首先，明确下这篇文章说的是啥，是为了在ubuntu系统的电脑上，搭建一个wifi热点，供其他移动设备连接上网。就像你的手机开启一个热点，让别人能连接并上网。不能说非常相似，只能说一模一样。本人采用ubuntu20.04，其他版本的ubuntu可能界面有一点不一样，但大体上操作方式是相同的。1首先检查网络管理器服务是否开启（ubuntu需要界面）如果没有该软件需要通过apt-getinstallnetwork-manager安装#检查网络管理器的状态sudosystemctlstatusnetwork
驱动以来内核编译，依赖内核执行 驱动可以同时执行多份代码 没main 驱动是依赖内核的框架和操作硬件的过程一，Linux系统组成app: [0-3G]---------------------------------系统调用（软中断）---------------------kernel： 【3-4G】5种功能：进程管理：进程的创建、销毁、调度等功能文件管理：通过文件系统ext2/ext3/ext4 yaff ji
目录1、N25Q128A芯片解读2、N25Q128A读写时序3、整体设计思路架构4、verilog读写Flash驱动设计5、verilog读写Flash控制器设计6、FIFO缓存设计7、串口输出Flash读取数据8、vivado工程介绍9、上板调试验证并演示10、福利：工程源码获取1、N25Q128A芯片解读N25Q128A的参数有很多，作为FPGA开发者，需要关注如下参数：1、4KBytes为1个Sector(扇区)；2、16个Sector(扇区)是1个Block(块)64KBytes；3、容量为16M=128Mbite字节,共有256个Block,4096个Sector；这三个参数直接决定
之前在验证FPGA板卡的芯片管脚时，所用的测试工程使用内部PLL生成的时钟作为DDR3的参考时钟。后来尝试将参考时钟改为外部100M晶振时钟，发现MIGIP配置工具找不到相应管脚，于是学习并梳理了 XilinxDDR3MIGIP时钟管脚的分配规则，在这里做个记录。 目录1MIG时钟输入2时钟管脚分配规则1MIG时钟输入 《ug586_7Series_MIS_v4.2》手册给出了XilinxDDR3MIG控制器IP内部时钟网络，如下图所示。可以看到MIGIP有2个时钟输入，分别是CLKREF 和SYSCK. REFCLK频率为200MHz，输入到MIGIP内部的MMCM，然后选择20
本次安装使用Mysql 8.0版本，因为5.7版本在mysql官网没有适配，需要自己手动编译安装一、下载镜像官网地址：MySQL::DownloadMySQLCommunityServer(ArchivedVersions)根据官方文档，Kylin Linux Advanced Server release V10 (Tercel) 是基于开源社区的CentOS 7进行开发的，因此它对应的是Linux 7版本。Kylin在CentOS 7的基础上，进行了一些定制化的开发，以适应中国国内的一些特殊需求。二、卸载系统自带的MySQL和MariaDBrpm-qa|grepmysqlrpm-qa|gr
目录1.前言 2.ARM公司发展史3.ARM架构发展史3.1ARMv1架构3.2ARMv2架构3.3ARMv3架构3.4ARMv4架构3.5ARMv5架构3.6ARMv6架构3.7ARMv7架构3.8ARMv6-M架构3.9ARMv8架构4.ARM的授权模式的确立4.1ARM授权使用方4.2基于ARM处理器/微控器的产品 5ARM全球合作伙伴5.1ARM中国芯1.前言 当前，X86和ARM架构是公认的在商业化进程中表现最优秀的两大架构。之前我们已经介绍了X86架构，今天介绍另一个在近十年大火的架构，ARM。 ARM架构，过去称作进阶精简指令集机器（Adva
一、软件设置界面FIFO（FirstInFirstOut，即先入先出），是一种数据缓冲器，用来实现数据先入先出的读写。与ROM或RAM的按地址读写方式不同，FIFO的读写遵循“先进先出”的原则，即数据按顺序写入FIFO，先被写入的数据同样在读取的时候先被读出，所以FIFO存储器没有地址线。FIFO有一个写端口和一个读端口外部无需使用者控制地址，使用方便。 FIFO存储器主要是作用为缓存，应用在同步时钟系统和异步时钟系统中，在很多的设计中都会使用如：多比特数据做跨时钟域的转换、前后带宽不同步等都用到了异步FIFO，示意图如下。 FIFO根据读写时钟是否相同，分为SCFIFO（同步FIFO）和DC
CortexA系列ARM处理器共有40个32位寄存器,其中33个为通用寄存器,7个为状态寄存器。usr模式和sys模式共用同一组寄存器。通用寄存器包括R0~R15,可以分为3类:未分组寄存器R0~R7分组寄存器R8~R14、R13(SP)、R14(LR)程序计数器PC(R15)、R8_fiq-R12_fir为快中断独有在不同模式下，名称相同的寄存器，实际物理上是不同的寄存器，虽然逻辑上有可能相同。r0~r7所有模式下都是相同的寄存器1.ARM的寄存器组（Thumbstate）2.不同状态下的寄存器组对比3.通用寄存器通用寄存器包括R0~R15,可以分为3类:未分组寄存器R0~R7分组寄存器R8
目录引入一、Serdes（概念-历程）1、概念2、技术现状3、发展历程二、Serdes结构三、在FPGA领域中的运用四、Serdes跟Lvds的关系五、Xilinx有关serdes的文档六、参考文献引入 回顾接口技术发展历史，其实数据的传输最开始是低速的串行接口（SerialInterface，简称串口），为了提高数据的总带宽，首先想到的是增加数据传输位宽，再进一步提升速率。也就是并行接口（ParallelInterface，简称并口）的方式，并逐渐取代传统低速串口成为主流。但随着并口的发展，其限制也也越来越明显。而高速串行（HighSpeedSerial，HSS）接口技术具有的优势
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档FPGA开发技巧备忘录——Vivado自动日期版本号前言创建.v文件设定tcl文件路径tcl内容总结前言我们在编译FPGA工程的时候一般需要对版本号的更新，一般来说都会有一个日期或者时间的版本标识，在上板调试的时候用于表征当前版本确实已经更新成功，或者作为FPGA发布版本的标识等等。但有时候我们有时候会忘记更新版本号，从而导致时间的浪费。下面我们就是要解决这个痛点，利用vivado的tcl功能自动进行日期版本号的更新创建.v文件例如创建一个version_date.v里面就包含两句话，分别表示当前的年月日和时分秒parameter
