1.接口描述AXI-StreamDataFIFO接口与普通的FIFO方案基本差不多，只是写数据端为AXI-stream从接口，读书节端为AXI-stream主接口。2.与普通FIFO的差异相同点：二者都是先入先出，写入多少，读出多少。不同点：AXI-StreamDataFIFO可以通过TLAST信号指示数据节点，同时还可以通过TKEEP和TSTRB信号指示读写数据各个字节的性质和有效性。AXI-StreamDataFIFO的读写端口最少需要TDATA,TVALID,TREADY这三个信号，可选择的添加TKEEP,TLAST,TSTRB信号，本文选择了TKEEP,TLAST信号。单次传输字节数为
AXI总线何处使用AXIZYNQ异构芯片，内部总线使用的AXI总线纯FPGA的IP接口也要用高速接口，DDR（AXI、传统）等模块都有涉及到什么是AXI总线AXI的三种形式:AXI-FULL：高性能的存储器映射需求—可以256个以内发送存储器映射—主机对从机进行读写操作时，会指定一个目标地址，这个地址对应系统存储空间的地址，表示对该空间进行读写操作，存储器本身没有地址，给存储器分配地址的过程叫存储器映射。AXI-LITE：简化版本—不支持突发传输—单次一个数据AXI-STREAM：高速的流数据通信—移除地址的需求，直接发数据利用DMA可以实现从数据流到存储器映射到转换AXI总线的设计者ARM公
第一次写这么较为复杂的接口介绍，第一是希望将自己学的东西整理一下、加强记忆，第二是希望对入门的同学有所帮助，第三希望有这方面经验的大佬看到有不对的地方能够给予指正。 AXI总线是计算机内部的一种高速总线，主要用于主机（master）和从机（slave）低延迟、高速的数据传输，是由ARM公司设计的为了代替AHB、APB总线而存在的总线标准。AXI可以细分为AXI4、AXI_lite、AXI_stream。 三种总线标准的特点应用为： AXI4(AXI_full)：拥有5个数据通道（注意是通道，每个通道里面都有一系列的信号线），可以进行多次带有地址和
1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第二十章AXI4接口之DDR读写实验Xilinx从Spartan-6和Virtex-6系列开始使用AXI协议来连接IP核。在ZYNQMPSOC器件中，Xilinx在IP核中继续使用AXI协议。本章我们对AXI协议作一个简单介绍，并在Vivado中实现一个AXI4接口的IP核，用于对MPSOCPS端的DDR4进行读写测
ZYNQAXI_DMA_UDP以太网传输（二）问题记录上一篇文章只是简单的记录一下调试成功的代码但调试成功这个过程很痛苦，踩了很多坑，特此记录，留眼以后查看问题1：DMA传输过程中报错dmaerror参考博客xilinxdma调试笔记ZYNQAXIDMA调试细节在调试过程中出现这类问题基本上都是这一句代码出了问题：axi_dma_start(MAX_PKT_LEN);再往里面跳可以看见这样一个函数，在正点原子提供的例程中是这样的status=XAxiDma_SimpleTransfer(&axidma,(u32)rx_buffer_ptr, pkt_len,XAXIDMA_DEVICE_TO
一、前言ZYNQ开发，如果PL与PS的交互方式仅为AXI-Lite总线的话，在Linux下可以通过直接访问PL的寄存器物理地址来实现PS-PL的数据交互。测试代码的PC开发平台为Ubuntu18.04，QT5。ZYNQ为7020，并移植了Linux系统和Ubuntu16.04的最小系统。二、PL的设计将PL的程序封装成IP核，通过AXI-LITE与PS连接，对外是18个寄存器，每个寄存器为32位。寄存器定义是：寄存器0-7用来接收数据，寄存器8的最高位代表数据到来，寄存器9-16用来发送数据，寄存器17的最高位代表发送使能。程序逻辑比较简单，检测到接收信号后，将数据回传回去。xPAA#( .P
请阅读【ARMAMBAAXI总线文章专栏导读】文章目录AXI写响应通道BVALIDBREADYBRESP举例BRESP[2:0]编码AXI写响应通道在ARMAMBAAXI协议中，写响应通道包括以下三个信号，用来完成写事务的确认和状态传递：BVALID这是一个从设备（Slave）发出的信号，表明与当前写事务相关的BRESP（写响应）信号是有效的。换句话说，当从设备已经处理了写请求，并且准备好了响应状态时，它会将BVALID信号置为高电平。BREADY这是一个主设备（Ma
请阅读【ARMAMBAAXI总线文章专栏导读】文章目录窄位传输(NarrowTransfer)非对齐传输(UnalignedTransfer)大小端传输(EndiannessTransfer)ARMAMBAAXI(AdvancedeXtensibleInterface)是一个高性能、高带宽的总线接口，常用于连接高速微处理器核心与其它部件。在AXI总线协议中，支持多种数据传输，包括窄位传输、非对齐传输和大小端传输。下面分别对这些传输类型进行详细介绍。窄位传输(NarrowTransfer)窄位传输指的是总线宽度大于传输数据宽度的情况。例如，如果总线宽度是64位，但实际只需要传输32位的数据，这种
1.什么是AXI？ AXI是ARMAMBA的一部分，AMBA是1996年首次推出的微控制器总线系列。AXI的第一个版本首次包含在2003年发布的AMBA3.0中。发布与2010的AMBA4.0包含了AXI的第二个主要版本，AXI4。 这儿有3种AXI4接口：AXI:用于高性能存储映射需求。AXI4-Lite：用于简单，低吞吐率的内存映射通信。（例如，进出控制器和状态控制器）AXI4-Stream：用于高速流数据。2.AXI如何工作？ AXI规范描述了一个在单AXI主机和AXI从机之间的接口，代表IP核之间相互交换信息。多个内存映射的AXI主从可以使用AXI基础IP
最近笔者因工作需要开始使用锁相环。我使用的是XilinxXC7Z015FPGA主控下的MMCMIP核。之前在其它项目中使用MMCM时，没有深入了解过这个IP核，只当做普通的PLL来使用。但这次仔细研究后发现，该IP核的功能非常强大。例如，ZYNQ系列还可以使用AXI4总线进行时钟动态调节和监控如图所示位MMCM模块结构图。最近我恰好需要这些功能，于是随手记录下了笔记。 一、PL端IP核配置1、PL端的配置相对比较简单，主要就是开启动态调节和写入DRP寄存器即可。2、在MMCMSettings这个标签中可以勾选上允许覆盖模式，这样我们就可以自己去调节锁相环中的VCO的倍频系数和输
