提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档FPGA开发技巧备忘录——如何修改vivadoIP源码为什么要修改IP核内的源码如何修改IP核内的源码风险提示为什么要修改IP核内的源码说如何之前，先说为什么。之所以要写这篇文章是因为前段时间完整的看过了一遍7系列的transceiver，里面提到了，当在使用中需要复位RXlane和TXlane的时候，我们都可以使用GTRXRESET和GTTXRESET。我们顺着代码看下去的时候看到了在gtwizrd_0_init.v文件中的parameter参数EXAMPLE_USE_CHIPSCOPE，需要将其设置为1，gtX_gttxres
看看国外大学的FPGA开发项目国外大学生都用FPGA做什么项目（二）据我了解，目前国内很多大学是没有开设FPGA相关课程的，所以很多同学都是自学，但是自学需要一定的目标和项目，今天我们就去看看常春藤盟校CornellUniversity康奈尔大学开设的FPGA项目课程，大部分课程是有源码的，而且和国内使用习惯类似都是Verilog开发，还是很有借鉴意义的。项目链接https://people.ece.cornell.edu/land/courses/ece5760/FinalProjects/项目介绍Fall2010开发板CycloneIIFallingSandGame-FallingSand
【FPGA静态时序分析与时序约束1】基础知识总结0、前言【废话计划】今天开始学习FPGA静态时序分析与时序约束，计划15天内学习完！！！1、为什么要时序约束？简而言之：不加时序约束，可能会出现错误（也可能，不出现，看缘分）。一般对于高速传输场景添加时序约束，以确保数据准确。2、什么是时序分析？针对设计电路，添加是时序约束后，分析系统是否满足设定的时序要求。当时序约束要求过高时，要么降低要求，要么更换更加高速的器件。例如：一个信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。我们的系统要求这个信号在FPGA内部的延时不能超过13ns，而开发工具在执行过程中会找到一些可能的布局布线方式
平台：Vivado2018.3.芯片：xcku115-flva1517-2-i(active)最近学习使用了xilinx除法器，在使用过程中出现了很多次除法器的结果和我预计的结果不一致，特此记录学习一下。参考文件：pg151.下载地址pg151-div-gen.pdf•查看器•AMD自适应计算文档门户(xilinx.com)IP配置说明Xilinx除法器拥有三种模式Radix2：TheimplementationusesFPGAlogicprimitives(registersandLUTs).TheRadix2solutiondoesnotuseDSPorblockRAMprimitives
目录一、设计需求二、设计工具及版本三、设计原理及结构方案四、电路设计描述1. 32位D触发器2.32位多路选择器3.32位减法器4.32位求余电路5.GCDOUT信号产生电路6.DONE_L信号产生电路五、仿真激励设计方案及电路仿真结构六、设计总结当前，FPGA设计在很多场合得到了广泛的应用，如集成电路设计、SoC开发等领域。常规的设计方法采用硬件描述语言或高级综合的方式对功能进行描述，优点是设计周期较短，便于调试，然而难以满足对性能要求较高的场合。因此，笔者尝试采用纯硬件电路的方式，针对基本的数学运算进行设计。本文为采用硬件电路实现最大公约数的求取算法。一、设计需求已知最大公约数的求取算法如
基于FPGA和MCU的互相关算法实现--超声流量测量1引言2摘要3FPGA方案设计3.1为什么需要FPGA3.2FPGA数据采集模块框图3.3Interface接口设计3.4ADC接口模块设计3.5Regcontrol模块3.6PWM产生模块3.7控制模块4MCU互相关算法设计4.1通信接口4.2互相关算法模块4.2.1数据采集模块4.2.2互相关计算5仿真验证5.1FPGA部分仿真5.2MCU部分仿真6总结1引言超声流量计是一种工业上应用于液体，气体的非接触式测量仪器，具有测量精度高，安装方便的特点，目前是工业上主流的测量仪器。在市政行业的原水、自来水、中水、污水的计量中，超声流量计具有大量
Quartus13.0使用编译下载：添加引脚：#----------------LED----------------#set_location_assignmentPIN_K2-toled_out[11]set_location_assignmentPIN_J1-toled_out[10]set_location_assignmentPIN_J2-toled_out[9]set_location_assignmentPIN_L1-toled_out[8]set_location_assignmentPIN_L2-toled_out[7]set_location_assignmentPIN_
基于xilinxk7325t实现的千兆网udp协议，只需要设置好IP，端口，就可以直接给数据，基本等同于透传，可以不用管底层协议。可以#FPGA实现udp模块说明##udp_protocol_topgig_ethernet_pcs_pma有脚本生成,任何版本vivado都可以支持,注释里面有对重要信号的说明,默认是1000M,100M需要改内部信号,PHY芯片是88E1512，SGMII接口。FPGA和上位机IP，端口都要设置好才能收到数据，注意在同一个网段##接收数据udp_protocol_top.rx_udp_payload_axis_tvalid拉高的时候就代表udp_protocol
看看国外大学的FPGA开发项目据我了解，目前国内很多大学是没有开设FPGA相关课程的，所以很多同学都是自学，但是自学需要一定的目标和项目，今天我们就去看看常春藤盟校CornellUniversity康奈尔大学开设的FPGA项目课程，大部分课程是有源码的，而且和国内使用习惯类似都是Verilog开发，还是很有借鉴意义的。项目链接https://people.ece.cornell.edu/land/courses/ece5760/FinalProjects/项目介绍Fall2011开发板CycloneIIPrimeNumberGeneratorandRSAEncrypter/Decrypter-
前言本实验利用FPGAA芯片设计一款直接数字频率合成器（DDS）发开板：EGO1(xc7a35tcst324-1)开发软件：Vivado,Vscode实现功能：1、设计测频电路，将测量的波形频率值显示在实验板卡的右面4位数码管；2、基于DDS原理，计算波形频率的；理论值，将理论计算值显示在实验板卡上的左面4位数码管上；3、输出三角波、锯齿波、方波等多种波形。前期准备利用"mif精灵"生成容量为28×82^{8}\times828×8的.coe文件整体设计框架如下开始设计电路分频器模块分频电路模块利用系统时钟的100MHz信号，分出10KHz和0.5Hz两种时钟信号，以便用于后续模块中。其中sy
