引言低速通信目前搞过UART串口通信、IIC通信。其实SPI也算是中低速（有时也可以用作高速通信）串行通信的范畴，但是一直还没真正实现过，所以此系列就SPI的协议以及FPGA设计作几篇博客记录。欢迎订阅关注~SPI标准协议x1模式SPI是一种事实标准，由Motorola开发，支持全双工通信，并没有一个官方标准。已知的有的器件SPI已达到50Mbps，如果时序满足，FPGA的SPI通信速率可以达到100Mbps以上。具体到产品中SPI的速率主要看主从器件SPI控制器的性能限制。设备通信框图SPI通信主设备：SCLK：SPI通信时钟，源：SPI主设备。MOSI：SPI主设备控制器数据发送，源：SP
目录一、模块框图二、波形图1、时钟与复位信号2、计数器3、脉冲信号4、输出信号5、理想结果三、代码部分1、Verilog代码(1)法1：拼接运算符(2)法2：移位运算符，再取反2、tb仿真代码四、仿真波形一、模块框图包含两个输入信号：系统时钟（sys_clk）以及复位信号（sys_rst_n）。一个输出信号：led_out(因有4个led灯组成流水灯，故位宽为4，每一个比特位控制一个led灯)二、波形图1、时钟与复位信号2、计数器因每一个流水灯点亮的时间为0.5s，板子频率为50Mhz（20ns）0.5s=5X10^8ns故计数个数为（5X10^8）/20=2.5x10^73、脉冲信号当计数器
目录一、模块框图二、波形图1、时钟与复位信号2、计数器3、脉冲信号4、输出信号5、理想结果三、代码部分1、Verilog代码(1)法1：拼接运算符(2)法2：移位运算符，再取反2、tb仿真代码四、仿真波形一、模块框图包含两个输入信号：系统时钟（sys_clk）以及复位信号（sys_rst_n）。一个输出信号：led_out(因有4个led灯组成流水灯，故位宽为4，每一个比特位控制一个led灯)二、波形图1、时钟与复位信号2、计数器因每一个流水灯点亮的时间为0.5s，板子频率为50Mhz（20ns）0.5s=5X10^8ns故计数个数为（5X10^8）/20=2.5x10^73、脉冲信号当计数器
一.简介由于项目需要使用到eMMC存储器，所以特地的去学习了一下。在网上也找了许多资料，但大多是介绍性的，以及对文档的翻译，没能很好的讲解如何从零编写Verilog代码来控制eMMC。看了很多文章，但大多大同小异，还是无从下手。故在这里分享我的学习例程，教大家如何编写eMMC驱动，以使用为主，至于一些理论和不相关就不作介绍了，同时可以作为参考，避免踩坑，同时欢迎大家与我交流，共同进步。本例基于JESD84-B50手册进行学习，也就是eMMC5.0，目前最新的好像是eMMC5.1,但差距应该不大。该版本支持高速，HS200和HS400。最终实现驱动支持高速，HS200和HS400三种模式需要手册
一.简介由于项目需要使用到eMMC存储器，所以特地的去学习了一下。在网上也找了许多资料，但大多是介绍性的，以及对文档的翻译，没能很好的讲解如何从零编写Verilog代码来控制eMMC。看了很多文章，但大多大同小异，还是无从下手。故在这里分享我的学习例程，教大家如何编写eMMC驱动，以使用为主，至于一些理论和不相关就不作介绍了，同时可以作为参考，避免踩坑，同时欢迎大家与我交流，共同进步。本例基于JESD84-B50手册进行学习，也就是eMMC5.0，目前最新的好像是eMMC5.1,但差距应该不大。该版本支持高速，HS200和HS400。最终实现驱动支持高速，HS200和HS400三种模式需要手册
之前的博客中用shiftram做的均值滤波，那篇文章里讲了原理，在这里不进行重复。考虑到shiftram的深度有限，在处理高分辨率图片时可能会收到限制，所以这次采用FIFO来进行均值滤波。FIFO可以看成是一个先进先出的堆栈，有两个独立的读使能信号和写使能信号，每写入一个数据，写地址加一，每读出一个数据，读地址加一。FIFO的难点在于空信号和满信号的判断，这个可以参考网上其他的讲解原理，在进行仿真实验时可以直接调用IP核，比较方便。在通过3*3的滑动窗口对图像进行处理时，需要进行图像边界补充操作。之前用shiftram做均值滤波的那篇文章是在图像的边界进行补0，而这篇文章选择复
多通道数据采集设备在当前信息数字化的时代应用广泛，各种被测量的信息如光线、温度、压力、湿度、位置等，都需要经过多通道信号采集系统的采样和处理，才能被我们进一步分析利用[37]。在一些对采集速率要求较高的军事、航天、航空、工业制造等领域，为满足信号分析的实时性，对信号采集系统的采样及处理速率提出了更高的要求，高速信号采集系统的需求场景不断增加。2.2.1.3JESD204接口 为了解决并行接口下的高速率传输限制，由固态技术协会JEDEC推出的，传输速率高达10G的串行数据接口：JESD204。结合了差分LVDS电流型结构驱动的优势，以CML结构作为其输出驱动单元，推出了JESD204系列标准。以
目录整数倍的数据位宽转换非整数倍数据位宽转换8转12 24转128总结整数倍的数据位宽转换输入8位：valid_in,data_in[7:0]输出16位：valid_out,data_out[15:0]观察时序图需要注意：（1）valid_out和data_out是在两个数据输入之后的下一个时钟周期产生输出；（2）当仅有一个数据输入后，不会产生输出valid_out和data_out，而是会等待下一个数据到来之后完成两个数据的拼接，才产生输出valid_out和data_out。思路：由于只用处理两个有效数据，所以将第一个有效数据暂存，然后第二个有效数据输入后，拼接起来就可以得到输出。根据时序
一、创建除法ip核 可以选择两个变量数相乘，也可以选择一个变量输入数据和一个常数相乘可以选择mult（dsp资源）或者lut（fpga资源）可以选择速度优先或者面积优先可以自己选择输出位宽还有时钟使能和复位功能 二、编写VHDL程序:声明和例化乘法器ip核libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;entityyunsuanisPORT(CLK:INSTD_LOGIC;Nbkg:INSTD_LOGIC_VECTOR(15DOWNTO0);Tobs:INSTD_LOGIC_VECTOR(2DOWNTO0);CE:INSTD_LOGIC);endyunsuan;a
1、前言近来复旦微、国微等厂家相继推出了可以兼容XILINXPCIe硬核的PCIe软核，销售也到所里来推广了一下，领导交代让抽自己的时间试用研究一下，看项目中用不用的起来。读研的时候就接触过，PCIE协议非常非常复杂，要实现非常非常困难，稍微看过一些协议，看球不懂，真给这协议写出来，吊炸天。复旦微作为国内首家正向FPGA做的比XILINX还牛逼的厂家，弄出来的PCIe软核肯定也是很了不得。国微则作为反向界的扛把子，真想看看这次这个PCIe软核是否和反向有关系。2、IP初见2.1国微IP国微的PCIe软核提供的是edf文件加上一个说明。看看使用说明，就是告诉用户如何将.v、.edf替换原来的PC
