板卡概述XM714是自主研制的一款5路HD-SDI视频采集图像处理平台，该平台采用上海复旦微的高性能Kintex系列FPGA加上华为海思的高性能视频处理器HI3531DV200来实现。华为海思的HI3531DV200是一款集成了ARMA53四核处理器性能强大的神经网络引擎，支持多种智能算法应用，集成多路MIPI视频接口，突破了数字接口视频输入的性能瓶颈，高性能的H.265视频编解码引擎，使得传统视频图像处理的算法效果和性能得到进一步的提升。板载功能强大的FPGA处理器，主要完成视频图像的预处理算法，板载1GByte超大容量的DDR3SDRAM数据缓存，最大支持12GByte/s的内存带宽，突破

1、USB3.0介绍USB3.0协议:协议就是传输数据的规则,定义接口设备、器件及信号、总线及通道之间需要满足的关系。USB3.0接口:接口是一种连接标准，又常常被称之为物理接口。USB3.0总线:总线是一组传输通道，是各种逻辑器件构成的传输数据的通道，一般由由数据线、地址线、控制线等构成。组成部分：①通用可编程接口(GPIFII)GPIFI是一种可编程的状态机，它所启用的灵活接口使用自己的高速时钟，完全独立于ARM9。在工业标准或专用接口中，GPIFII能够作为一个主设备或从设备运行。GPIFll可支持并行和串行接口。GPIFII的主要特性包括:·可作为主设备或从设备使用。·提供256种可编

 1.发展8B/10B编码是1983年由IBM公司的AlWidmer和PeterFranaszek所提出的数据传输编码标准，目前已经被广泛应用到高速串行总线，如IEEE1394b、SATA、PCI-Express、Infini-band、FiberChannel、XAUI、RapidIO、USB3.0的美好。8B/10B编码将待发送的8位数据转换成10位代码组，其目的是保证直流平衡，以及足够密集的电平转换。2.用途在高速系统中，连续的0（低电平）或者1（高电平）并不稳定极容易导致误读。 在光通信中线路码的功率谱密度中的低频分量是由码流中的“0”、“1”分布状态来决定的，低频分量小，说明“0”、

🎉欢迎来到FPGA专栏~阻塞赋值与非阻塞赋值☆*o(≧▽≦)o*☆嗨~我是小夏与酒🍹✨博客主页：小夏与酒的博客🎈该系列文章专栏：FPGA学习之旅文章作者技术和水平有限，如果文中出现错误，希望大家能指正🙏📜欢迎大家关注！❤️🎉目录-阻塞赋值与非阻塞赋值一、基础知识讲解二、阻塞赋值讲解代码编写三、非阻塞赋值讲解2.1代码编写2.2非阻塞赋值仿真2.3延时解决四、阻塞赋值与非阻塞赋值分析与比较4.1赋值语句4.2分析与比较五、六个原则一、基础知识讲解阻塞赋值，操作符为“=”，“阻塞”是指在进程语句（initial和always）中，当前的赋值语句会阻断其后语句的正常执行，也就是说后面的语句必须等到当

本篇测评由优秀测评者“筑梦者与梦同行”提供。01.前言MYD-JX8MMA7SDK发布说明根据下图文件内容可以知道myir-image-full系统支持的功能，其支持OpenCV，也就不用在格外安装相关驱动包等，省了很多事情。02.MYD-JX8MMA7软件评估指南本文介绍了Python的基本操作，在文档中10.1开发语言支持。03.历程路径/usr/share/OpenCV/samples//usr/share/opencv4/samples/python/文件目录中有一些python程序。04.图像识别开发1.使用参考图片上面的图片是模拟的答题卡，与实际答题卡理论相同，具体细节可能需要变动

目录1简介2添加观测信号的几种方法2.1通过定制IP核添加2.2通过约束文件添加2.3通过GUI生成DEBUG约束文件2.4两种方法的优点与缺点3在线调试方法3.1器件扫描设置3.2触发条件设置3.3触发窗口设置3.4采样过程控制4常见问题4.1时钟域的选择4.2缺少LTX文件4.3ILA无时钟参考文档1简介在FPGA开发过程中，实时抓取信号进行观测是一种必不可少的问题分析手段。通常厂家会提供一种通过JTAG互联，逻辑资源定制的实时记录信号的调试手段。通过阅读本文您可以了解到针对VIVADO开发工具的在线分析工具的使用方法。例如，如何添加被测信号，如何准确的观测到被测信号的典型现象，以及通常会

目录升余弦滤波器与无码间串扰（一）升余弦滤波器与无码间串扰（二）升余弦滤波器的FPGA实现一、FIRip核成形滤波器采用vivado中的FIRip核实现。滤波器的系数用matlab产生并转成coe文件。wirem_axis_data_tvalid;rcos_firu_rcos_fir(.aclk(fs_clk),//inputwireaclk.s_axis_data_tvalid(chip1_valid),//inputwires_axis_data_tvalid.s_axis_data_tready(),//outputwires_axis_data_tready.s_axis_data_t

 XM745D是一款基于上海复旦微电子FMQL45T900的全国产化ARM核心板。该核心板将复旦微的FMQL45T900（与XILINX的XC7Z045-2FFG900I兼容）的最小系统集成在了一个87*117mm的核心板上，可以作为一个核心模块，进行功能性扩展，能够快速的搭建起一个信号平台，方便用户进行产品开发。核心板上分布了DDR3SDRAM、EMMC、SPIFLASH、以太网PHY芯片等。通过两个板对板连接器FMC实现PL端IO的扩展。FMQL45T900是复旦微电子研制的全可编程融合芯片，在单芯片上集成了基于具有丰富特点的四核处理器的处理系统（ProcessingSystem，PS）和

一、IP创建及相关介绍        首先创建一个工程，选择相应的FPGA器件，在左边选择IPCatalog来创建SRIOIP核，现在使用的是V4.1版本的IP核，双击进入SRIO进行设置；        设置IP时有两种模式可以选择，一种是Advance模式，一种是Basic模式，在Advance模式下可以对几个相关事务的传输进行设置,相关IP设置根据自己需求参考pg007文档的p129-p146（IDLE模式设置：IDLE1模式下仅支持单个lane线速率不大于5Gbps，若要使用6.25Gbps线速率，必须使用IDLE2模式）；ComponentDeviceID：这个参数是复位以后Base

目录学习目标学习内容1.门的类型 2.门延迟学习时间学习小结学习目标学习Verilog提供的门级原语理解门的实例引用、门的符号以及andor，bufnot类型的门的真值表学习如何根据电路的逻辑图来生成verilog描述讲述门级设计中的上升、下降和关断延迟解释门级设计中的最小、最大和典型延迟学习内容提示：这里可以添加要学的内容1.门的类型    逻辑电路可以使用逻辑门来设计。Verilog语言通过提供预定义的逻辑门原语来支持用户使用逻辑门设计电路。调用（实例引用)这些门级原语与调用（实例引用）自己定义的模块相同，两者的区别仅仅在于门级原语是预定义的，可以直接使用而无需声明。基本的逻辑门分为两类: