前言在FPGA中计算两个数据相加和C语言中的加法不太一样，在FPGA中是二进制相加，要考虑数据的进位、数据时单比特还是多比特，数据若位宽过大引起的时延该怎么解决，本文就对以上问题进行梳理另外我想挖个新坑，把HDLBits中的内容整理一下，就从加法器进行入手，等写好了就过来填坑正文一、半加器和全加器的区别1.1区别首先区别，什么是半加器，什么是全加器，从下面图中可以看到半加器：没有来自上一级的进位（cin）,{cout,sum}=a+b全加器：有来自上一级的进位（cin）,{cout,sum}=a+b+cin并且可以使用2个半加器构成一个全加器，即第一个半加器计算sum=a+b,第二个半加器计算
这里写目录标题1、前言2、我这里已有的视频图像编解码方案3、H264视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利：工程代码的获取1、前言H264视频压缩与解码在FPGA图传领域应用广泛，Xilinx高端器件已经内嵌了H264加速器，在Linux系统下调用API即可使用，但对于需要定制私有算法或者协议的H264视频压缩与解码应用或者学习研究者而言，纯verilog代码实现H264视频压缩依然具有实用价值，本设计采用纯verilog代码实现H264视频压缩，没有使用任何IP，具有参考价值；本文详细描述了FPGA纯v
UART通信UART通信简介verilog实现顶层模块接收模块发送模块仿真波形实测结果UART通信简介即通用异步收发器(UniversalAsynchronousReceiver/Transmitter)，是一种串行、异步、全双工的通信协议。特点是通信线路简单，适用于远距离通信，但传输速度慢。数据传输速率：波特率(单位:baud，波特)常见波特率有：1200、2400、4800、19200、38400、57600等，最常用的是9600和115200。数据通信格式如下：包含一个起始位、n个数据位(通常为8位，即一个字节)、1个校验位、1个结束位其中各位的意义如下：空闲位：UART协议规定，当总
前言 前两个完结篇介绍了B码的结构，B码保护程序和B码的1PPS产生程序，下面介绍B码的UTC时间产生。当然B码中含有UTC时间和UTC时间的关键信息。程序的整体思路是差不多的，翻过来调过去也就是那点东西，就看怎么去一步一步的去解析里面的信息帧。解析过程和程序无关，和B码的结构有关。当然顺序执行的程序都是这个逻辑，只不过现在用顺序解析的办法去编写并行程序。写在前面 从FPGA的双精度double数加和乘，整数转双精度double数，再到串口发送，再到SPI采集的主机和从机程序，再到现在的B码解析。感觉FPGA的编程模式已经差不多浮现出来，至于怎么精简程序和一个clk都不出现问题，这个倒没有
1.傅里叶级数展开由信号与系统知识：任意一个周期函数的傅里叶级数构造出来的三角函数展开式形式为： 其中2pi/T是原始信号的角频率，因为n>1，可见分量的角频率必然不小于原始信号的频率，是原始信号频率的整数倍。所以这里的n不是索引序号，而是分量的角频率与原始信号角频率的倍数关系，如果没有某个倍数对应的分量，那么这一项就是0。 锯齿波的傅里叶级数可展开为如下形式： 锯齿波傅里叶级数展开例子2.DFT与FFT信号处理算法用以准确分析取样信号的幅值和相位差，为计算阻抗和功率提供依据。对于基波和谐波信号的分析，在数字信号处理领域通常使用快速傅里叶变换（FFT）用于频谱分析，提取基波和各次谐波的频率、幅
目录1、前言2、CameraLink协议基础3、目前我已有的CameraLink收发工程4、设计方案5、CameraLink解码模块详解6、CameraLink编码模块详解7、vivado工程详解8、上板调试验证9、福利：工程代码的获取1、前言FPGA实现CameraLink视频编解码目前有两种方案：一是使用专用编解码芯片，比如典型的DS90CR287；另一种方案是使用FPGA实现编解码，利用FPGA的serdes资源实现解串，优点是合理利用了FPGA资源，serdes资源不用白不用，缺点是操作难度大一些，对FPGA水平要求较高。本文详细描述了FPGA纯verilog实现CameraLink视
复位首先FPGA的复位，对于大部分设计而言，是很简单的。简单在于，只要按照固定方法：按键按下，复位有效一次，相关信号复位。这能解决大部分的问题。而对于其他大规模的复位设计，则需要对细节深究。方式a.外部复位：包括硬件按键复位，电源等芯片产生复位信号，软件复位。这些信号往往相对系统内的各个时钟会是异步的。b.内部复位：内部自我产生的复位，形式表现于上电后自复位或者识别到某种内部命令后的复位。这些复位往往相对于某一时钟域是同步的。当存在多个时钟域的时候，相对于某一时钟，也可能是异步复位信号。作为一个正常的系统，上电自动复位和手动的按键复位都是必须的，相辅相成。复位特性a.复位网络需要占用布线资源；
复位首先FPGA的复位，对于大部分设计而言，是很简单的。简单在于，只要按照固定方法：按键按下，复位有效一次，相关信号复位。这能解决大部分的问题。而对于其他大规模的复位设计，则需要对细节深究。方式a.外部复位：包括硬件按键复位，电源等芯片产生复位信号，软件复位。这些信号往往相对系统内的各个时钟会是异步的。b.内部复位：内部自我产生的复位，形式表现于上电后自复位或者识别到某种内部命令后的复位。这些复位往往相对于某一时钟域是同步的。当存在多个时钟域的时候，相对于某一时钟，也可能是异步复位信号。作为一个正常的系统，上电自动复位和手动的按键复位都是必须的，相辅相成。复位特性a.复位网络需要占用布线资源；
实验二基于FPGA的分频器的设计1.实验目的：（1）掌握QuartusⅡ软件的层次型设计方法；（2）掌握元件封装及调用方法；（3）熟悉FPGA实验平台，掌握引脚锁定及下载。2.实验任务：（1）基本任务：设计一个分频器，输入信号50MHz，输出信号频率分别为1KHz、500Hz及1Hz。（2）拓展任务1：用按键或开关控制蜂鸣器的响与不响。（3）拓展任务2：用按键或开关选择1KHz和500Hz两种不同频率信号驱动蜂鸣器。基本任务：（1）设计思路实验平台上提供有两个时钟信号clk0和clk1，频率均为50MHz，通过2、5、100分频，对输入信号进行逐级分频。2、5、100分频功能采用74390实现
1中心极限定理的定义大家可以在网上查询中心极限定理的定理和解释。中心极限定理意思就是说在一组服从均匀分布的数据中，随机抽取选取m个数，然后求这个m个数的平均值，这个平均数作为x1。继续随机抽取m个数，求这m个数的平均值，作为x2，就这样一直抽取n组数，也就是获得n个的数，每一个数都是m个的数平均值。这个n个数是符合01的正态分布的。2使用m序列产生均匀分布的随机数基于fpga产生的均匀分布的噪声代码3均匀分布转换为高斯分布3.1设置m序列不同的初始值调用30个以上的均匀随机数（我这里是34个），设置其初始状态不一致，初始值为30（大于14就可以了）。parameterjiange=14'h1e
