基于FPGA平台RISCV架构的SOC应用系统设计1本系列文章是参加第四届“复微杯”全国大学生电子设计大赛FPGA赛道的作品，该平台基于RISCV，要求在FPGA平台可以实现指令执行，设计思路清晰，具体如下：对所用RISCV的内核结构熟悉，了解其数据通路；应用方案完整，设计思路清晰，能够清楚的表达设计的内容以及价值；可以根据硬件上的资源实现片外启动；实现串口通信功能；FPGA平台实现功能；提供完整设计报告及验证报告；摘要信息化的时代使得物联网设备之间进行信息交换时安全成为人们非常关注的问题，物联网设备之间采用RSA加密算法进行通信时，由于自身硬件算力限制和RSA时间复杂度过高，导致加解密时
FPGA控制W5500完成UDP环回测试１ 前言２ 前期准备３ Ｗ5500寄存器描述4 Ｗ5500环回测试4.1W5500初始化4.1.1通用寄存器初始化4.1.2socket寄存器初始化4.2W5500数据接收4.3W5500数据发送4.4数据环回5总结１ 前言本文针对已经对W5500有一定了解，并且数据手册已经通读一遍的人群，因为博主目前只完成了UDP环回测试，因此在后文可能只介绍有关UDP部分。２ 前期准备1.FPGA核心板或者开发板；2.Ｗ5500模块。下图是博主使用的模块；3.网络调试助手，网上随便找一个就行；３ Ｗ5500寄存器描述主机与W5500通信有固定协议（数据帧），主机先发
使用FPGA驱动AD9910的方法总结文章目录使用FPGA驱动AD9910的方法总结前言一、概述二、寄存器配置1.SPI串行接口1.SPI读写时序2.状态机设计实现寄存器读写3.单频调制模式三、并口时序控制四、锁相环倍频器总结前言虽然AD9910芯片老掉牙了，但是还有人在使用。前段时间一直比较忙，又赶上换工作，没时间写博文。最近才慢慢的闲下来，所以又开始分享一下自己工作中的调试经验。一、概述AD9910是一种直接数字合成器(DDS)，具有集成的14位DAC，支持高达1Gsps的采样率。AD9910采用了先进的专有DDS技术，在不牺牲性能的情况下显著降低了功耗。DDS/DAC组合形成了一个数字可
1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第二十章LCD触摸屏实验现在几乎所有智能手机，包括平板电脑都是采用电容屏作为触摸屏，电容屏是利用人体感应进行触点检测控制，不需要直接接触或只需要轻微接触，通过检测感应电流来定位触摸坐标。在本章中，我们将向大家介绍FPGA控制LCD电容触摸模块，实现触摸屏驱动，即用手指触碰LCD屏幕时，对应触摸点的坐标会显示在LCD屏
前言本文翻译自UG474第二章，主要对7系列FPGAsCLB结构进行详细介绍。这些细节对设计优化和验证很有帮助。CLB排列CLB在7系列FPGA中按列排列。7系列是基于ASMBL架构提供的独特柱状方法的第四代产品。ASMBL架构Xilinx创建了高级硅模块块(ASMBL)架构，以支持具有针对不同应用领域优化的各种功能组合的FPGA平台。通过这项创新，Xilinx提供了更多的器件选择，使客户能够选择具有适合其特定设计的特性和功能组合的FPGA。下图提供了不同类型的基于列的资源的高级描述。ASMBL架构通过以下方式突破了传统的设计障碍：消除了几何布局约束，例如I/O数量和阵列大小之间的依赖关系。通
使用加减速的目的是：防止步进电机的启动频率过快而无法正常启动，避免控制脉冲频率变化过大造成电机丢步或过冲。空载启动频率，即步进电机在空载情况下能够正常启动的脉冲频率，如果脉冲频率高于该值，电机不能正常启动，可能发生丢步或堵转。在有负载的情况下，启动频率应更低。如果要使电机达到高速转动，脉冲频率应该有加速过程，即启动频率较低，然后按一定加速度升到所希望的高频（电机转速从低速升到高速）。步进电机的基本概念及控制模式参考如下链接：https://www.elecfans.com/d/1294049.html通过梯形加减速要达到的效果：控制脉冲频率从0到期望速度有直线加减速的过程；电机运动结束能够到达
简介用verilog实现彩色图像的灰度化算法，并进行Modelsim仿真。图像处理操作中最简单的一类就是点操作，一个像素的输出只取决于输入图像的相应像素值。RGB转GRAY公式：GRAY=0.299R+0.587G+0.114B由于FPGA不方便小数运算，所以放大256倍进行运算，然后右移8位：GRAY=(77R+150G+29B)>>8彩色图像的灰度化属于点操作，但两级寄存器之间组合逻辑过多会导致时序出问题，所以对该公式进行流水线处理，分为三级流水线：第一级处理乘法第二级处理加法第三级处理移位模块说明modulergb2gray(inputclk,inputrst_n,//inputdata
FPGA设计之时序约束四大步骤作者：潘文明本文章探讨一下FPGA的时序约束步骤，本文章内容，来源于配置的明德扬时序约束专题课视频。时序约束是一个非常重要的内容，而且内容比较多，比较杂。因此，很多读者对于怎么进行约束，约束的步骤过程有哪些等，不是很清楚。明德扬根据以往项目的经验，把时序约束的步骤，概括分成四大步，分别是时钟的约束、inputdelays的约束、outputdelays的约束和时序例外。时序约束是有先后的，首先要做时钟约束、其次是inputdelays约束、再次是outputdelays约束，最后才是时序例外的约束。这是一个完整的大步骤，也就是说我们在项目开始阶段就可以约束我们的
🎉欢迎来到FPGA专栏~Verilog文件的基本结构☆*o(≧▽≦)o*☆嗨~我是小夏与酒🍹✨博客主页：小夏与酒的博客🎈该系列文章专栏：FPGA学习之旅文章作者技术和水平有限，如果文中出现错误，希望大家能指正🙏📜欢迎大家关注！❤️🎉Verilog文件的基本结构一、Verilog模块的基本结构二、语法详细介绍2.1模块定义2.2端口声明2.3内部资源声明2.4功能描述三、其余基础语法3.1assign语句简单介绍3.2位操作VerilogHDL系列博客参考书籍《VerilogHDL设计实用教程》和小梅哥教学视频。该系列博客将会融合两部分参考内容，总结知识点，帮助新手快速掌握VerilogHDL。
文章目录前言一、实现步骤二、实现过程1.将程序烧写进FPGA中2.串口调试三、问题解决1.打开串口失败2.发送数据总结前言这段时间学习了一下FPGA的使用，记录一下使用过程以及遇到一些问题的解决方法（非专业！新手！）利用FPGA进行串口通信，所需实现的功能是当发送数字1被FPGA接收时，从I/O串口输出0V电压，当发送数字0被FPGA接收时，从I/O口输出3.3V电压。一、实现步骤使用Quartus编写好Verilog程序后仿真，将程序烧写到FPGA芯片中，打开串口调试助手XCOM发送信息，XCOM是连接PC发送端和FPGA接收端的串口。二、实现过程1.将程序烧写进FPGA中1.每次通信前都要
