FPGA-ZCU_草庐IT

FPGA实现千兆/百兆自适应以太网UDP传输

0、前言笔者最近在项目中需要使用到ZYNQ中PL端做以太网UDP传输并且需要支持100M/1000M自适应切换。使用的PHY型号为RTL8211。以下分享的主要为利用已有的1000M协议栈修改为100M并且实现二者自适应切换，IP核主要实现以下功能1、实现100M/1000M自适应2、回环测试PS：完整的IP核文件下载地址：https://download.csdn.net/download/qq_24025329/870194361、软硬件环境和前置条件笔者采用的接口是RGMII接口，即100M模式下单边沿采样，时钟频率为25M。在1000M模式下使用双边沿采样，时钟频率为125M。所以在千

自适千兆 61 gmii margin-left fpga开发 $udp $网络 $zynq $verilog

FPGA项目——基于AMBA总线的流水灯控制系统

绪论本文将介绍一个完全用VerilogHDL手写的AMBA片上系统，项目的主题是设计一个基于AMBA总线的流水灯控制系统，项目中所有数字电路逻辑都将通过Verilog进行RTL设计，不会调用成熟IP核，然后利用Vivado平台对RTL模型进行仿真、综合与布线，最后在FPGA开发板上进行板级验证。AMBA是ARM公司推出的一种总线架构，目前已非常成熟，在行业内得到广泛的应用，极具实际应用价值，本项目涉及了AMBA架构中的AHB协议＆APB协议，系统包括AHB总线、APB总线两个部分，整个系统的基本架构如下图所示：总的来说，由AHB总线上的主机————流水灯控制单元（ControlUnit），发出

流水灯 mdash strong amp begin 后端开发

FPGA项目——基于AMBA总线的流水灯控制系统

绪论本文将介绍一个完全用VerilogHDL手写的AMBA片上系统，项目的主题是设计一个基于AMBA总线的流水灯控制系统，项目中所有数字电路逻辑都将通过Verilog进行RTL设计，不会调用成熟IP核，然后利用Vivado平台对RTL模型进行仿真、综合与布线，最后在FPGA开发板上进行板级验证。AMBA是ARM公司推出的一种总线架构，目前已非常成熟，在行业内得到广泛的应用，极具实际应用价值，本项目涉及了AMBA架构中的AHB协议＆APB协议，系统包括AHB总线、APB总线两个部分，整个系统的基本架构如下图所示：总的来说，由AHB总线上的主机————流水灯控制单元（ControlUnit），发出

流水灯 mdash strong amp begin 后端开发

FPGA项目——基于AMBA总线的流水灯控制系统

绪论本文将介绍一个完全用VerilogHDL手写的AMBA片上系统，项目的主题是设计一个基于AMBA总线的流水灯控制系统，项目中所有数字电路逻辑都将通过Verilog进行RTL设计，不会调用成熟IP核，然后利用Vivado平台对RTL模型进行仿真、综合与布线，最后在FPGA开发板上进行板级验证。AMBA是ARM公司推出的一种总线架构，目前已非常成熟，在行业内得到广泛的应用，极具实际应用价值，本项目涉及了AMBA架构中的AHB协议＆APB协议，系统包括AHB总线、APB总线两个部分，整个系统的基本架构如下图所示：总的来说，由AHB总线上的主机————流水灯控制单元（ControlUnit），发出

流水灯 mdash strong amp begin Verilog

FPGA项目——基于AMBA总线的流水灯控制系统

绪论本文将介绍一个完全用VerilogHDL手写的AMBA片上系统，项目的主题是设计一个基于AMBA总线的流水灯控制系统，项目中所有数字电路逻辑都将通过Verilog进行RTL设计，不会调用成熟IP核，然后利用Vivado平台对RTL模型进行仿真、综合与布线，最后在FPGA开发板上进行板级验证。AMBA是ARM公司推出的一种总线架构，目前已非常成熟，在行业内得到广泛的应用，极具实际应用价值，本项目涉及了AMBA架构中的AHB协议＆APB协议，系统包括AHB总线、APB总线两个部分，整个系统的基本架构如下图所示：总的来说，由AHB总线上的主机————流水灯控制单元（ControlUnit），发出

流水灯 mdash strong amp begin Verilog

精准时间，基于FPGA高精度守时（授时）方法研究

精准时间，基于FPGA高精度守时（授时）方法研究精准时间，基于FPGA高精度守时（授时）方法研究安徽京准电子官微——ahjzsz1引言高精度授时系统被广泛用于卫星导航、电力同步采样系统中[1]。起初高精度授时系统在导航卫星失连下，由于恒温晶振实际值与标称值存在误差，所以1h守时误差可达到几微秒。近些年，部分学者提出统计每分钟标准秒脉冲信号下授时晶振产生的总脉冲数的方法来修正导航卫星失连后授时系统的守时误差[2]。但此方法精确度取决于导航卫星失连前1min的晶振计数模块记录的脉冲数值，因而灵活性低且并未从根本上消除累积误差带来的影响。针对现有技术的不足，本文提出一种以统计学为基础消除累积误差的高

高精方法研究 align center td 企业信息化

精准时间，基于FPGA高精度守时（授时）方法研究

精准时间，基于FPGA高精度守时（授时）方法研究精准时间，基于FPGA高精度守时（授时）方法研究安徽京准电子官微——ahjzsz1引言高精度授时系统被广泛用于卫星导航、电力同步采样系统中[1]。起初高精度授时系统在导航卫星失连下，由于恒温晶振实际值与标称值存在误差，所以1h守时误差可达到几微秒。近些年，部分学者提出统计每分钟标准秒脉冲信号下授时晶振产生的总脉冲数的方法来修正导航卫星失连后授时系统的守时误差[2]。但此方法精确度取决于导航卫星失连前1min的晶振计数模块记录的脉冲数值，因而灵活性低且并未从根本上消除累积误差带来的影响。针对现有技术的不足，本文提出一种以统计学为基础消除累积误差的高

高精方法研究 align center td 企业信息化

初试高云FPGA

前言之前一直眼馋Sipeed的Tang系列，正好遇到有工程需要高速控制并行总线，就买了NANO9K和Primer20K试试水买回来先拆的贵的20k，结果发现Sipeed设计师有奇怪的脑回路：核心板没有指示灯，没有集成下载器tf卡在核心板与底板中间藏着，JTAG丝印在背面JTAG接口和官方下载器需要扭麻花形式连接调整供电bank需要手动拆除0R电阻。板载晶振27MHz，很奇怪的频率结果就是失去了调试的兴趣，随便写了个分频器输出1pps脉冲了事。之后拆了NANO9K，这个就比20K好用多了，板载一串LED，虽然一些板载资源占用了IO，但还是比较方便调试的。Sipeed还有个问题就是，例程太少，点灯

初试 FPGA 2829710 img li Verilog

初试高云FPGA

前言之前一直眼馋Sipeed的Tang系列，正好遇到有工程需要高速控制并行总线，就买了NANO9K和Primer20K试试水买回来先拆的贵的20k，结果发现Sipeed设计师有奇怪的脑回路：核心板没有指示灯，没有集成下载器tf卡在核心板与底板中间藏着，JTAG丝印在背面JTAG接口和官方下载器需要扭麻花形式连接调整供电bank需要手动拆除0R电阻。板载晶振27MHz，很奇怪的频率结果就是失去了调试的兴趣，随便写了个分频器输出1pps脉冲了事。之后拆了NANO9K，这个就比20K好用多了，板载一串LED，虽然一些板载资源占用了IO，但还是比较方便调试的。Sipeed还有个问题就是，例程太少，点灯

初试 FPGA 2829710 img li Verilog

FPGA：乒乓球比赛模拟机的设计

简介开发板：EGO1开发环境：Windows10+XilinxVivado2020数字逻辑大作业题目7：乒乓球比赛模拟机的设计乒乓球比赛模拟机用发光二极管（LED）模拟乒乓球运动轨迹，是由甲乙双方参赛，加上裁判的三人游戏（也可以不用裁判）。管脚约束代码：点击查看代码set_propertyIOSTANDARDLVCMOS33[get_portsCLK]set_propertyIOSTANDARDLVCMOS33[get_portshitA]set_propertyIOSTANDARDLVCMOS33[get_portshitB]set_propertyPACKAGE_PINP17[get_po

模拟机乒乓球 set_property get_ports property Verilog