目录前言创建工程总结前言 关于工程项目，一般有两种方式，第一种是自己搭建工程项目，第二种是基于例程工程项目。 第一种更偏向于私人定制，用户可根本自己的想法进行搭建，步骤繁多，推荐小白都自己搭建一次，会对工程项目的了解更加透彻。 第二种比较方便快捷，对于资深的用户来说这无疑可以省去很多时间，在现有工程项目的基础上进行二次修改和定制，从而制作成自己想要的效果。 本章主要是讲解如何自己搭建工程项目，毕竟大佬都是从小白走过来的哈哈哈，废话不多说，直接开整。创建工程 双击打开Keil5 接下来的部分是重点，如果有小伙伴觉得图文难以理解，可观看视
跟踪和降低GDI窗口句柄的最佳方法是什么。. 最佳答案 两个值得阅读的链接...ResourceLeaks:Detecting,Locating,andRepairingYourLeakyGDICodeGDIResourceLeaks 关于c#-跟踪和降低GDhandle的最佳方法是什么？，我们在StackOverflow上找到一个类似的问题： https://stackoverflow.com/questions/318154/
项目运行环境配置：Jdk1.8+Tomcat7.0+Mysql+HBuilderX（Webstorm也行）+Eclispe（IntelliJIDEA,Eclispe,MyEclispe,Sts都支持）。项目技术：Springboot+mybatis+Maven+mysql5.7或8.0+html+css+js等等组成，B/S模式+Maven管理等等。环境需要1.运行环境：最好是javajdk1.8，我们在这个平台上运行的。其他版本理论上也可以。2.IDE环境：IDEA，Eclipse,Myeclipse都可以。推荐IDEA;3.tomcat环境：Tomcat7.x,8.x,9.x版本均可4.硬
USB高速（USBHS）支持主机模式、设备模式和OTG模式，并且包含了一个内部的全速USBPHY。对于全速和低速操作，不需要外部的USBPHY。本文为学习记录，介绍了在主机模式下，利用内部PHY实现U盘的通信。1. USBHS基础知识介绍1.1 USBHS信号线描述在主机或设备模式下，利用内部PHY的连接示意图如下所示。 上图信号线的作用如下表所示。I/O端口 类型描述VBUS输入总线电源端口DM输入/输出差分信号线-端口DP输入/输出差分信号线+端口在主机模式下，由于USBHS并不检测VBUS引脚的电平状态，VBUS引脚可以忽略。我们只需要配置DP、DM两个信号引脚，查询《GD32F45
目录概述简介时钟设置计数模式例程概述在GD32中定时器是非常重要的外设，它可以帮我们精准的控制程序的调度，就如之前讲过的SysTick就是一个定时器，我们可以通过设置这个定时器的寄存器实现延时函数。GD32的定时器可大致分为3种——基本定时器、通用定时器、高级定时器。它们之间的区别如下图所示：这一节先介绍当中最简单的基本定时器。简介GD32中的定时器外设都是使用16位计时器；计数模式只有向上计数；支持单脉冲模式；支持DMA传输请求；在内部有触发线连接至DAC，这样可以使用定时器定时触发DAC的数据转换，这个在后面会讲到。时钟设置要想定时器按预期工作，那么对时钟进行正确的设置是十分重要的。先找到
嵌入式_GD32F10x外部晶振配置108MHz系统时钟文章目录嵌入式_GD32F10x外部晶振配置108MHz系统时钟前言一、时钟树与配置思路二、时钟配置过程三、晶振故障排查总结前言由于公司更改硬件设计选择使用新的型号兆易创新国产芯片，需要把以前的软件进行移植，新板子要求新的板子使用的外部8兆晶振，系统时钟要求达到108兆，在配置过程中踩了别人的坑，在此简单记录一下。注：本项目基于GD32F103CBT6硬件平台，使用标准库GD32F10x_Firmware_Library_V1.0.0（提示：此库坑多、慎用！）一、时钟树与配置思路GD32F10x使用M1内核时钟树如图所示，先根据构时钟树构
一、前言在上文中，我们成功的移植进了FreeRTOS，接下来我们在此基础上，移入我们的LVGL图形界面库。二、LVGL一款用于绘制界面UI的开源库，让硬件资源更少的MCU跑出显示效果理想的界面。实际效果可以参考官方或者视频网站上开发者公布出来的界面效果。从官方的Github上来看，最早的公开为V5版本，V6和V7版本已经确定不再更新，目前LVGL官方团队仍在更新V8版本，我们可以看到V8里还有不少小版本。截至本文编写发布，LVGL正式发布的版本已至V8.3.7。从V8版本开始由于LVGL官方团队对API做了很大的调整，并不是很兼容V7及以前的版本。这里我们做个区分。使用的版本越新，意味着LVG
1.硬件GD32F103C8T6最小系统板ST-LINKV2下载器2.GPIO说明每个通用I/O端口都可以通过两个32位的控制寄存器(GPIOx_CTL0/GPIOx_CTL1)和两个32位的数据寄存器(GPIOx_ISTAT,GPIOx_OCTL)配置为8种模式：模拟输入，浮空输入，上拉输入，下拉输入，GPIO推挽输出，GPIO开漏输出，AFIO推挽输出和AFIO开漏输出。IO端口基本结构：3.GPIO外设3.1如果使用调试端口PB4则需要重映射为GPIO。//管脚复用时钟使能rcu_periph_clock_enable(RCU_AF);//PB4管脚默认是NJTRST，要当GPIO需要使
