文章目录一、创建一个新的工程二、添加ip核三、测试IP核一、创建一个新的工程不会新建工程的可以看一下我之前的博客，这里只展示一些简略的新建工程过程。新建好工程后的页面二、添加ip核本文配置了四个时钟输出，分别是clk0(100Mhz)，clk1(100Mhz，180°相位延迟)，clk2(50Mhz)，clk4(25Mhz)点击ok直接生成点击generate看到如图所示界面代表IP核已经生成成功了三、测试IP核点击“+”新建designsource文件将IP核的.veo文件的代码复制到新建的.v文件,并写好代码（.v文件代码如下所示）`timescale1ns/1psmoduleip_clk
PLL的英文全称是PhaseLockedLoop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。Xilinx7系列器件中的时钟资源包含了时钟管理单元CMT，每个CMT由一个MMCM和一个PLL组成。对于一个简单的设计来说，FPGA整个系统使用一个时钟或者通过编写代码的方式对时钟进行分频是可以完成的，但是对于稍微复杂一点的系统来说，系统中往往需要使用多个时钟和时钟相位的偏移，且通过编写代码输出的时钟无法实现时钟的倍频，因此学习XilinxMMCM/PLLIP核的使用方法是我们学习FPGA的一个重要内容。11
目录实验任务：Vivado下IP核之PLL实验1、实验简介 2、实验环境3、实验原理3.1、PLLIP核简介3.2、MMCM和PLL各自的含义以及两者的区别3.3、PLL分频和倍频的工作原理3.4、实验任务4、建立工程4.1、PLLIP核配置4.2、模块设计4.3、编写代码4.4、Vivado自带仿真器的使用1、Vivado自带仿真器的使用《1》功能仿真需要的文件：2、编写TB文件4.5、仿真验证4.6、知识扩展不同仿真模式的区别1、RTL行为级仿真（功能仿真）2、综合后门级功能仿真（前仿真）3、时序仿真（后仿真）小结5、下载验证5.1、添加引脚约束5.2、上板验证6、本章总结7、拓展训练
目录错误log:报错路径分析：该类型问题解决方法：如何加物理约束？最近跑工程，跑一个小时后place阶段报错，完整的错误截图：错误log:翻译一下报错log：全局时钟IO管脚和MMCM之间非最优布局。为了解决这错误，可在IO和MMCM之间插入BUFG。IO锁定在IOB_X1Y132（在SLR0区域）MMCM被时钟布局引擎暂时放置在MMCME3_ADV_X1Y5（在SLR1区域）log中的SLR为SuperLogicRegion，多个die用SLR编号区分。两个die之间用SSI互联（StackedSiliconInterconnect）。 报错路径分析： 管脚输入rx_clk时钟经过IBUF直
一、PLL原理锁相环，即是一种实现将输入的频率fin放大成所需要的频率fout的结构，例如我们IC中的晶振只能达到100M，但是工作的clock需要500M，这个时候就可以利用PLL实现频率的增大（倍频）。是IC中很重要的一个部分。PLL可用于ReduceEMI。锁相环的结构如图所示，主要由3个部分组成：1、PFD：由D触发器和and门组成，对比Fre和Fout的相位和频率，产生up和down信号。2、CP和LPF：本质上是两个MOS开关，利用UP和Down信号去对电容充电或者放电，以达到Vc电压的增大与减小。3、VCO，产生方波的源头。N个反相器组成，利用延时产生信号。Vc越大，反应时间越快
系列目录与传送门 《从底层结构开始学习FPGA》目录与传送门1、概述 锁相环(phase-lockedloop，PLL)，是一种控制反馈电路。PLL对时钟网络进行系统级别的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。MMCM是混合模式时钟管理器，相当于能够进行精准相移的PLL。（PLL为模拟电路，动态调相位数字电路）。 混合模式时钟管理器(mixed-modeclockmanage，MMCM)的官方解释：ThisisaPLLwithsomesmallpartofaDCMtackedontodofinephaseshifting
一、PLL简介 PLL(PhaseLockedLoop）,锁相环，是一种反馈控制电路。其功能主要是时钟倍频、分频、相位偏移和可编程占空比。 二、Vivado软件PLL创建1、新建pll_test工程，点击ProjectManager界面下的IPCatalog。 2、再在IPCatalog界面里搜索框搜索Clocking，找到下面的ClockingWizard,双击打开配置界面。3、进入配置界面。默认这个ClockingWizard的名字为clk_wiz_0,可以修改。在第一个界面ClockingOptions里,输入的时钟名字可以修改。输入的时钟频率也可以修改，这里我设置为20Mhz。
目录1.PLL简介2.PLL创建2.1创建一个QuartusII项目。2.2创建PLL2.3配置PLL 3.例化及仿真3.1例化3.2仿真3.3仿真结果1.PLL简介 PLL的英文全称是PhaseLockedLoop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。PLL一般由模拟电路所实现。 PLL是FPGA重要的资源，不同FPGA的PLL是不一样。以我们开发板的CycloneIV为例，它有两个PLL，每个PLL可以提供5路输出。 PLL的时钟输入可以是PLL所在的Ba
目录1.PLL简介2.PLL创建2.1创建一个QuartusII项目。2.2创建PLL2.3配置PLL 3.例化及仿真3.1例化3.2仿真3.3仿真结果1.PLL简介 PLL的英文全称是PhaseLockedLoop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。PLL一般由模拟电路所实现。 PLL是FPGA重要的资源，不同FPGA的PLL是不一样。以我们开发板的CycloneIV为例，它有两个PLL，每个PLL可以提供5路输出。 PLL的时钟输入可以是PLL所在的Ba
PLL的英文全称（PhaseLockedLoop）,即锁相环，是一个反馈控制电路。对于PLL的概念不做过于详细的介绍，只需要知道它有如下几个作用：1.具有时钟倍频、分频、相位偏移和可编程占空比的功能；2.FPGA内部产生的信号不能驱动PLL；3.不同的FPGA的PLL是不一样的，以CycloneIV为例，它有两个PLL，每个PLL可以提供5路输出。下面结合Quartus进行具体介绍：一、设置ip1.首先创建一个工程文件夹，新建一个pll.v文件放于工程ip文件目录：2.用 Quartus新建一个工程，在其右边界面IPCatalog依次选择Library--BasicFunctions--Clo
