高速串行通信经常需要用到XILINXFPGA内部专用的SERDESE模块来实现串并转换。LVDS配合SERDESE可以充分发挥FPGA的高速接口优势。SERDESE分输入和输出，输入采用ISERDESE，输出采用OSERDESE，OSERDESE的使用要比ISERDESE简单。    本文涉及到一些重要原语概念，包括idelay延迟原语，IDELAYCTRL原语，ISERDESE、OSERDESE。其中很关键一点时使用idelay延迟模块以及ISERDESE原语中BITSLIP功能，实现比特流的时钟对齐，以及数据流的位流顺序对齐。XILINXFPGA高速通信中经常会用到idelay模块