verilog有1995和2001版本，而SV是verilog的延伸，SV发布的时候直接就是3.0，之后可能不再存在verilog，而是统一用SV。SV是完全兼容verilog的。verilog文件以.v结尾，SV文件以.sv结尾。语法是全部兼容的，SV是verilog的扩展和延伸。Verilog中如何区分reg和wire？verilog中有reg和wire两种数据类型，都是四值逻辑0，1，x，z。什么时候用wire？verilog作为硬件描述语言，认为哪些变量应被实现为寄存器，哪些变量被实现为线网类型，有利于后端综合。什么时候用reg？wire的本质是一条没有逻辑的连线，输入是什么输出就是什
前言：SV中TB的构成主要包括Dut的例化、interface的例化、验证环境的例化三部分。接口类似于一条总线，把零碎的线包装在一起，给那些需要的模块。1.interface1.1interface是干什么的？Verilog通过模块间的端口来完成模块间的通信，SV在Verilog的基础上扩展了接口interface。引入interface可以简化模块儿之间的连接，将一组相关的信号可以封装到一起。interface就像—个"插排"，DUT与TB之间的数据驱动关系都可以使用interface这个插排来完成。未使用interface：使用interface：1.2interface概念interfa
1.数据类型1.1variable型和net型variable型：reg，integer，timenet型：wire，wor,wand.在Verilog中，variable和net都是四值逻辑：0,1，X,Z1.2type和datatypetype表明该数据是variable还是net型datatype表明数据是4值逻辑和2值逻辑variable型数据可以是4值逻辑也可以是2值逻辑，net型只能是4值逻辑四值逻辑：inter、reg、logic,ner-type(wire、tri)二值逻辑：byte、shortint、int、longint、bit如果按照有符号好无符号的类型进行划分，那么可以
一、虚接口：interface简化了模块之间的连接,但是无法很好地适用于基于OOP的测试平台，无法在program 、class中进行实例化，所以引入了虚接口，virtualinterface的本质是指针，是指向interface的指针，即virtualinterface是可以在class中实例化的数据类型，interface将测试平台与DUT分开，virtualinterface可以在TB的不同位置操纵一组虚拟信号，而不是直接操纵实际的信号。//1.createDUTfilecounter.sv:modulecounter( inputlogicresetn, inputlogic clk,
声明：本内容来自于学习路科验证发布在B站上的免费视频课程后的笔记一、验证平台testbench它是整个验证系统的总称，包括：1、验证结构中的各个组件、组件之间的连接关系、测试平台的配置和控制；2、编译仿真的流程、结果分析报告和覆盖率检查；我们主要关注验证平台的结构和组件部分，因为它们会为待测的硬件设计(DUT)提供所需要的各种激励输入，同时也会检查待测硬件设计的功能。编译compile分为两步：第一步，编译DUT的RTL文件；第二步，编译测试平台的TB文件。总结：1、测试平台中的各个验证组件之间相互独立，但需要进行通信；2、所有的验证平台的验证组件与待测设计DUT之间的连接都是通过接口inte
1、#、wait、@三者的区别：1）关于‘#’a.后面可以添加单位时间的耗时语句b.后面添加（）可以传递参数2）wait跟@的区别是：@是边沿敏感触发，而wait是电平敏感触发wait只等待一次，@每时每刻都在等待（不在always限制下）如何打印各种类型的变量？结构体指针：%p八、十、十六进制：%o、%d、%h格式打印：$sformat(str,format,args)将字符串按照给定的格式填入相应的参数args中％por%P都是如何应用的？用于打印聚合表达式，例如解压缩结构，数组和联合(unpackedstructure,array,unions).对于解压缩的数据结构，遍历搜索该结构并打
目录一、逻辑数值二、变量转换显示转换隐式转换（不需要进行转换操作）三、定宽数组数组声明多维数组声明初始化和赋值 非合并数组合并数组基本数组操作for和foreach赋值：=比较：==，！= 四、动态数组数组定位方法定位with（指示sv如何搜索）重复参数声明，意思相同数组排序五、队列利用队列函数利用队列操作六、关联数组七、结构体struct八、枚举类型enum九、字符串字符串声明strings一、逻辑数值四值逻辑类型（硬件世界）：logic、integer、reg、net-type（例如wire、tri）二值逻辑类型（软件世界）：byte、shortint、int、longint、bit有
前言：仿真的时候，需要观察某些程序运行的结果是否符合预期，这一需求一般是通过断言来实现。断言对于程序的检查。断言是设计的属性的描述。如果被检查的属性与期望不同断言失败。如果被禁止在设计中出现的属性在仿真中出现，也断言失败。断言可以在功能仿真中不断被监视。相同的断言可以在仿真中也可以在形式验证中复用。断言的评估和执行包括一下三个阶段：预备（Preponed）在这个阶段，采样断言变量，而且信号或变量的状态不能改变。这样确保在时隙开始的时候采样到最稳定的值。观察（Observed）在这个阶段，对所有的属性表达式求值。相应（Reactive）在这个阶段，调度评估属性成功或失败的代码。1.为什么使用SV
SystemVerilogAssertion断言总结SV断言是什么？有什么用？SV断言是什么？SV断言有什么用？SV断言怎么用？SV断言语法即时断言与并发断言即时断言并发断言序列sequence边缘表达式时钟周期延迟属性property时钟定义禁止属性执行块蕴含操作后续算子固定延迟的蕴含使用序列作为先行算子的蕴含嵌套的蕴含在蕴含中使用ifelse时序窗口重叠的时序窗口语法之ended结构$past构造跟随重复运算符[->]断言实例SystemVerilogAssertion(SVA)–断言SV断言是什么？有什么用？SV断言是什么？一言以蔽之：断言是设计属性的描述。如果一个在模拟中被检查的属性(
采样时发生竞争（deltacycle的存在），会导致采样数据错误。为了避免在RTL仿真中发生信号竞争的问题，建议通过非阻塞赋值或者特定的信号延迟来解决同步问题。这里我们介绍使用clocking时钟块来决定信号的驱动和采样的方式。deltacycle的存在问题在RTL仿真时，由于无法确定具体电路的延迟时间，默认情况下时钟驱动电路时会添加一个**无限最小的时间（deltacycle）**的延迟，这个延迟要比最小时间单位精度还要小(可以理解成远小于1ps）。由于各种可能性，clk与被采样数据之间如果只存在若干个delta-cycle的延迟，那么采样就会出问题。采用clocking时钟块clockin
