Vector0向量赋值。moduletop_module(inputwire[2:0]vec,outputwire[2:0]outv,outputwireo2,outputwireo1,outputwireo0);//Modulebodystartsaftermoduledeclarationassignoutv=vec;assigno2=vec[2];assigno1=vec[1];assigno0=vec[0];endmoduleVector1注意使用未声明的接口会隐式地生成一个1bit的wire变量，加一个`default_nettypenone可以不隐式声明，从而找到一些隐藏的bug。

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