北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客注意：本篇文章所有绝对路径的展示都来自上一篇博客北邮22级信通院数电：Verilog-FPGA（2）modelsim北邮信通专属下载、破解教程_青山如墨雨如画的博客-CSDN博客目录操作步骤及批注步骤一步骤二*批注*批注*批注*批注步骤三步骤四*批注：*几种常见问题*1.Unabletocheckoutalicense.*问题描述*解决方法*2.objects和process中都没有东西*问题描述*解决方法
背景咱们新建一个NodeJS项目，必然会安装许多依赖包，因此经常需要查阅某些依赖包的源码文件。但是，由于node_modules目录包含的文件太多，出于性能考虑，在VSCode中默认情况下是禁止搜索node_modules目录的。在这种情况下，我们将不得不依次展开node_modules的文件目录树，来查找我们所需要的文件。相信这种体验一定是非常低效、恼人的。那么，我们该如何定制VSCode的这种缺省行为呢？目标我们以CabloyJS项目为例。一个新建的CabloyJS项目包含大量核心模块，我们希望快速查看工作流模块a-flow的源码，可以这样操作:使用快捷键Ctrl+P，打开QuickOpe
目录安装Python扩展安装PEP8安装Flake8修改配置开启Flake8效果格式化代码批量处理历史代码保存时自动格式化定制策略安装Python扩展在VSCode的扩展（Externsions）中使用下面命令检索Python扩展@category:debuggersPython 打开一个Python文件，可以在VSCode的右下角看到运行环境。安装PEP8python3.10-mpipinstall-Uautopep8安装Flake8python3.10-mpipinstall-Uflake8 安装完需要重启VSCode修改配置通过扩展中Python的设置按钮打开扩展的配置页面开启Flake
虚拟环境配置【配置软件】Vscode+Anaconda接下来的操作都是在终端里完成，我们需要先打开Anaconda的终端AnacondaPowershellPrompt或者AnacondaPrompt（以下简称终端）创建环境condacreate-nPETpython=3.9PET是我配置的虚拟环境名称，可以根据个人情况加以修改正确创建环境后应该得到下面的运行界面（部分截图）激活环境condaactivatePET激活后界面如下退出环境可以直接用condadeactivate小tips：这里考虑到大多数情况下环境中python第三方库的配置速度较为缓慢原因是有一些网站在国内访问的时候会很慢很慢
使用场景大家或许会使用vscode连接远程服务器，或许会遇到服务器无法连接外网，从而无法安装vscode常用插件。如果满足条件，本教学将会帮你解决这个问题。方法总共分为三步，首先下载插件文件（VSIX格式），然后上传插件文件到服务器，最后安装插件。一、下载插件下图是一个插件页面，点击右侧的Marketplace。接下来，有两个方式下载插件，第一个方式可以下载历史版本，第二个方式，点击下，就开始下载了，因此推荐点击第2个箭头指向的位置，然后将文件下载到本地。二、上传插件有好多种方式上传插件，最简单的，当然是用vscode连接远程服务器后，直接拖！拖！拖！过去。这里就不赘述了。三、安装插件打开vs
上篇博客，我们了解了SDRAM的控制命令以及寻址方式，SDRAM芯片需要配合专门的控制电路使用才能发挥功能，这一节我们将一步步分析，使用Verilog搭建一个SDRAM驱动控制器。目录 学习目标 问题分析初始化模块信息收集模块接口确定 状态机设计仿真测试Modelsim仿真： 学习目标搭建SDRAM控制器，能读，能写，并且可以自动初始化以及自动刷新。学习分析问题和使用Verilog解决问题的方法。 问题分析 数字系统自顶向下的的设计原则，我们首先可以分析目标中的功能。不难看出SDRAM控制器应该包含以下模块：初始化模块读控制模块写控制模块 自动刷新模块
前言本文对Vscode运行C语言代码报错进行整理，重点是头文件路径正确仍然报错找不到路径的解决办法。需要注意，VScode本身不具有编译运行代码能力，所以需要先安装对应的编译环境并下载插件。已安装编译器软件的可以参考如下连接进行配置：VisualStudioCode(VSCode)调用DevC编译C++，不同软件的编译环境调用大同小异。问题一：在browse.path中未找到包含文件问题描述：在browse.path中未找到包含文件，即找不到头文件。方法一：配置头文件路径①在问题上单机右键，选择编辑browse.path设置②在包含路径选项卡添加正确的路径地址(因编译器安装位置不同，文件路径也
网上严重缺乏实用的Verilog设计。ProjectF库是尝试让FPGA初学者变得更好部分。设计包括Clock-时钟生成(PLL)和域交叉Display-显示时序、帧缓冲区、DVI/HDMI输出Essential-适用于多种设计的便捷模块Graphics-绘制线条和形状Maths-除法、LFSR、平方根、正弦......Memory-ROM和RAM设计，包括BRAM和SPRAMUART-UART（串行）发送器/接收器IP库简介一直想做一个可以供大家学习、使用的开源IP库，类似OpenCores，OC上IP在领域内的IP很少，通用性强一点，所以作为OC的“补充”，做了一个开源IP库，侧重点在领域
任务描述相关知识3线-8线译码器的功能case语句编程要求说明 源代码任务描述设计一个3线-8线译码器。运用VerilogHDL进行设计，完善译码器的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。相关知识需要掌握：1.3线-8线译码器的功能；2.如何用case语句进行逻辑功能的描述。(本文不是枚举,用到了合并和位运算)3线-8线译码器的功能译码是编码的逆过程，3线-8线译码器可以将n位二进制代码可译成2n种电路状态。译码器框图如下所示。case语句case语句是一个多路条件分支形式，其语法如下：case(case_expr)case_item_expr{,case_item_exp
目录1.VerilogLanguage1.1Basics1.1.1Simplewire1.1.2Fourwires1.1.3Inverter 1.1.4ANDgate1.1.5NORgate1.1.6XNORgate1.1.7Declaringwires1.1.87458chip1.2Vectors1.2.1Vectors1.2.2Vectorsinmoredetail 1.2.3Vectorpartselect 1.2.4Bitwiseoperators 1.2.5Four-inputgates1.2.6Vectorconcatenationoperator1.2.7Vectorrevers
