基于vivado（语言Verilog）的FPGA学习（2）——zedboard开机测试和程序烧写终于找到之前写的部分了，在OneNote上，以后还是专注写在一个地方1.系统架构图ZedBoard可以通过四个不同的方法烧写，这些方法是：USB-JTAG这是默认的并且是最直接的烧写ZedBoard的方法,这只要通过ZedBoard工具包的USB到micro-USB连接线就可以直接完成。传统JTAG板卡上有一个可用的XilinxJTAG接口，如果需要的话可用来替代USB-JTAG连接。这会需要一根未包含在ZedBoard工具包中的连接线：如一根XilinxPlatformUSB连接线[11]，或者一
问题：我想将VIVADO与VScode配置关联起来，实现在VIVADO中点击“设计文件”可以直接打开VScode进行代码编写的效果。问题在于，每次在VIVADO中配置完之后，再重启VIVADO，之前的配置都恢复了默认值，又得我重新配置，比较麻烦。经过数次研究，终于找到了解决办法，可以一劳永逸。步骤一：确保路径中不能有中文字符首先你得找到vivado.xml这个文件，VIVADO相关配置都写在这个文件里面。我的文件路径为C:\Users\予仔\AppData\Roaming\Xilinx\Vivado\2018.3。右键选择记事本方式打开它，找到图1中显示的模块位置。图1可以看到我的路径当中有“
Vivado（vitis）新旧版本共存，更改默认打开工程版本有时候经常会安装多个版本的xilinx程序在电脑上来证明你的电脑硬盘真大，好大！但是太大也有坏处，就是你发现你每次双击工程文件，都会是默认老版本（或者新版本打开），并不是你要的姿势怎么办呢！修改**注册表**Computer\HKEY_CLASSES_ROOT\Vivado.Project.1\Shell\Open\Command更改成你所需要的姿势版本就可以了。再也不用担心每次打开老版本了。需要的时候再临幸吧
前言Vivado2018.2，配置好MicroBlazeUartlite等BlockDesign后，生成了bin、bin文件，此时烧写到FPGA板子上，发现没有任何动静，所以需要SDK的支持导出Hardware这里使用的Vivado2018.2，最新的Vivado版本，如Vivado2020.2，启动的SDK是：Vitis，启动方式稍微有点不同，后面补充Vivado2020.2版本的操作方法【File】->【Export】->【ExportHardware…】，导出FPGA的硬件设计文件这里勾选【Includebitstream】文件，方便XilinxSDK中下载FPGA程序如果不更改目录，默
解决Vivado仿真卡在executingsimulatestep问题描述：偶然打开vivado仿真时，一直卡在executingsimulatestep，卡的时间不等，过一段时间之后，vivado直接闪退。解决办法：1、强制关闭vivado软件。2、虽然vivado软件关了，但是系统后台还在运行着xsimk进程，需要打开资源监视器，搜索xsimk进程，再强制关闭所有与之有关的进程。3、再把该工程下的xxx.sim文件夹里面的所有仿真缓存删除。4、修改vivado的仿真设置，取消增量式仿真5、再启动仿真，问题解决。（此时可以再重新开启增量式仿真）
在用vivado综合代码时，发现utilization资源利用率很少，查了一下各个模块的LUT使用情况，发现只有.v ，而没有.sv文件。查了下原因主要是synthesis缺少了选项。1、designsources中右键相关sourcefiles的属性选择type为SystemVerilog 2、右键synthesis，选择setting，在MoreOptions选项处加上指令-sfcu 最后综合后查看LUT资源就会发现把整个.sv的模块也综合进去了。
STM32的DMA中FIFO和突发模式理解学习stm32DMA时遇到了FIFO和突发配置的疑惑，看手册完全云里雾里，节拍是什么等等都不清楚。首先理解什么是突发，突发传输就是两个设备进行数据传输，一个设备发数据，一个设备接收数据，或者像是CPU到内存进行读取数据，肯定是每读取一个字节，读取指针就会自增一次，如果每次读一个字节，还要到程序里面执行一个指针自增指令的话，那CPU岂不是时时刻刻都在读取内存然后指针自增指令执行，那也太蠢了，CPU利用率太低了，所以出现了突发模式，我设定为CPU进行读内存，我指定一个宽度，每次读取都读这一个宽度的数据，比如为128B，每次读取，指针会自己增加，读取满了这1
目录一、引言二、实现方法1.打开vivado，点击左上角Tools，点击Settings 2.进入Settings之后，点击TextEditor3.在进行下一步操作之前，先到NotePad++应用所在文件夹复制路径，比如下面是我的，4.按照下图点击 5.在框中把步骤3那里复制过来的路径粘贴，然后把斜杠的方向反一下，再加上notepad++.exe[filename]。最后点击OK，大功告成。一、引言 从vivado中看代码不太方便，平时更喜欢用NotePad++，那么如何在VIVADO中查看或者修改代码时自动使用NotePad++打开呢？二、实现方法1.打开vivado，点击左上角Too
问题发现在进行DDR3实验时，仿真时出现以下报错信息。ERROR:[XSIM43-3322]StaticelaborationoftoplevelVerilogdesignunit(s)inlibraryworkfailed.谷歌翻译为：错误:[XSIM43-3322]顶层Verilog设计单元在库工作中静态精化失败。解决办法经过仔细检查，发现出现这个报错主要可能有以下两种原因：例化名写错initialbegin forceinst_top_ddr3_init.user_clk=user_clk;//用户控制时钟 //写指令FIFO控制模块 forceinst_top_ddr3_init.fi
摘要：Vivadoblockdesign导出与导入主要步骤：openblockdesign——File——Export——ExportblockdesignopenblockdesignFile——Export——Exportblockdesign将blockdesign保存到自己想要的位置，然后在Tclconsole中使用tcl命令，直接source 我在source的时候会遇到版本不一致的问题，这个时候需要先用当前版本更新了所有IP核之后重新导出blockdesign，生成tcl文件之后，再去进行source，即可解决。
