FPGA零基础学习之Vivado-FIFO使用教程本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。本次带来Vivado系列，FIFO使用教程。话不多说，上货。FIFO的英文全称叫做FirstinFirstout，即先进先出。这也就决定了这个IP核的特殊性，先写进去的数据优先被读出，所以，FIFO是不需要地址信号线的，这也是它的一大特点，通
时钟规划在时钟规划中，您可以确定如何使用AMD设备上的各种时钟资源在设备上分配时钟。AMD设备被细分为的列和行时钟区域。时钟区域包含CLB、DSP片、块RAM、互连和相关计时资源。时钟区域的大小和内容因设备类型而异。例如，在AMDUltraScale™器件，时钟区域跨越60个CLB、24个DSP片和12个块RAM在其中心具有水平时钟脊（HCS）。在7个串联设备中，时钟区域跨越50CLB和1个I/O组，包括50个I/O，中心有一个水平时钟行（HROW）。系统时钟或板时钟是通过输入端口或千兆收发器输出引脚。每个I/O组都包含具有时钟功能的输入引脚，以使系统时钟到设备上并进入时钟路由资源。与专用时钟
1XilinxFPGA开发软件安装1.1Vivado2018.3软件获取 关于VIVADO安装软件的获得，有两种基本途径： 1、购买开发板后从开发板对应的资料文件夹盘B获取。 2、到Xilinx官网注册账号并自助下载。1.2Vivado2018.3软件安装 1、下载安装包，安装包是后缀为.tar.gz的压缩文件，这种格式通常用于Linux中，xilinx官方提供的vivado软件为了支持Linux系统，采用的就是种格式。图1Vivado软件安装压缩包 2、将安装包解压到纯英文路径，解压时通常使用专用解压软件，如winrar，解压后的文件大小为19.3G。如果使用7z解压缩，会先将压缩
第一次学，查询了很多CSDN网页，也问了组里的技术专家，得到了很多指导。把我的个人学习笔记在这里保存记录分享，如果有问题欢迎大家批评指正。也欢迎大家点赞评论收藏，一起进步！1DDSIP核的配置创建工程，在IP核配置页面选择DDScompiler6.0。对IP核进行配置。如图所示配置参数。Configuration（配置）页面，ConfigurationOptions有三个选项，分别是相位产生器和SINCOS查找表、单独的相位产生器、单独的sin/cos，一般选择第一个，利用IP核生成一个频率相位可调的正余弦发生器。将SystemClock系统时钟设置为250MHz，NumberofChanne
1、在进行SoC开发时，PS端的C/C++代码可能涉及到核心算法需要移植操作，为此，本文讲述了如何将C/C++代码打包为.a文件供程序调用2、文章以我的程序为例，逐步讲述代码生成静态链接库并调用的方法。下面是我程序的目录结构，Util调用了Eigen矩阵运算库。load_circuit_from_case调用了xilffs（SD卡读取功能包）以及Util。circuit_sim调用了load_circuit_from_case。emtp_start调用了circuit_sim。default_main调用了emtp_start以及output_data。其中，load_circuit_from
最近笔者因工作需要开始使用锁相环。我使用的是XilinxXC7Z015FPGA主控下的MMCMIP核。之前在其它项目中使用MMCM时，没有深入了解过这个IP核，只当做普通的PLL来使用。但这次仔细研究后发现，该IP核的功能非常强大。例如，ZYNQ系列还可以使用AXI4总线进行时钟动态调节和监控如图所示位MMCM模块结构图。最近我恰好需要这些功能，于是随手记录下了笔记。 一、PL端IP核配置1、PL端的配置相对比较简单，主要就是开启动态调节和写入DRP寄存器即可。2、在MMCMSettings这个标签中可以勾选上允许覆盖模式，这样我们就可以自己去调节锁相环中的VCO的倍频系数和输
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档FPGA开发技巧备忘录——如何修改vivadoIP源码为什么要修改IP核内的源码如何修改IP核内的源码风险提示为什么要修改IP核内的源码说如何之前，先说为什么。之所以要写这篇文章是因为前段时间完整的看过了一遍7系列的transceiver，里面提到了，当在使用中需要复位RXlane和TXlane的时候，我们都可以使用GTRXRESET和GTTXRESET。我们顺着代码看下去的时候看到了在gtwizrd_0_init.v文件中的parameter参数EXAMPLE_USE_CHIPSCOPE，需要将其设置为1，gtX_gttxres
FPGA-Vivado第一篇FPGA基础知识一.FPGA简介1.FPGA基础知识1.1.FPGA：现场可编程门阵列作用：通信接口设计、数字信号处理等高端场合，特别的，可用于ASIC的原型验证。1.2.FPGA相较于集成电路虽然在开发难度上有所降低，且缩短了开发周期，但是因为它的高成本和低利用率，导致它不能真正替代集成电路，只有在小批量的开发中使用，当大规模生产时还是会选择将FPGA转化为集成电路去生产。3.FPGA开发难度低于ASIC，高于单片机、CPU，需要抠时序、抠电路、抠细节，比较复杂。2.FPGA基本结构2.1.FPGA通过查找表（LUT）结构实现相应的数字逻辑，LUT是一个SRAM
vivado里的LUT、LUTRAM、FF、BRAM、DSP、IO、BUFG、MMCM资源介绍提示：以下是本篇文章正文内容，写文章实属不易，希望能帮助到各位，转载请附上链接。vivado实现电路用到的资源类型LUT（Look-UpTable）：查找表，它接收一组输入信号，并根据预先定义的逻辑函数表（Look-UpTable）输出结果，LUT可以实现任意逻辑函数，如与、或、非、异或等。LUTRAM（Look-UpTableRandomAccessMemory）：查找表RAM，LUTRAM是一种特殊类型的LUT，它具有额外的可编程存储器功能。这意味着LUTRAM可以用于实现具有存储器功能的逻辑功能
本文章使用Xilinx的fftip完成了经过参数化的任意个信号的基频测量，完整代码以及代码解释在文章中给出。如有错误，希望指出。 SIGNAL_NUM=2,//*需要检测的信号个数FFT_LEN=8192,//*fft运算采样长度FFT_WIDTH=32,//*fftip输出数据宽度，实部和虚部位宽为FFT_WIDTH/2SAMPLE_RATE=50,//*ADC采样率，单位Mhz，比如此时为50MhzADC_WIDTH=16,//*ADC数据位宽FFT_CONFIG_WIDTH=8//*FFTip的配置信号位宽（未使用）ps：只使用了fftip进行频率测量未测量幅度，为防止错误不对幅度测量进
