学校FPGA设计结课课设主要做了出租车计价表，一个比较旧的课题，代码如下：1.基本代码分模块编程，按照价目表写代码，具体注释见代码。moduletaxi_cost(inputclk,inputrst,inputkey_start,inputkey_clear,outputreg[3:0]en_seg,outputreg[7:0]sseg);reg[0:0]start_flag;//是否开始计费1为开始计费，0停止计费reg[1:0]cost_stage;//费用阶段，0-2km以内，5元；//2-10km，每千米2元//10km以外，每千米3元reg[9:0]distance;//行驶的总距离

未经允许，本文禁止转载目录简介AXIQuadSPIIP设置寄存器说明AXIQuadSPI支持的通用命令读flashid读flash数据擦除扇区写flash数据注意事项简介    本文简要介绍xilinx7系的AXIquadspiIP核的使用，主要用于读写boot用的flash(n25q128为例)做在线升级用。本文会略去很多细节，主要是因为我也没有搞得很懂，其次是很多细节可以在其他博客找到介绍。目前为止，我只尝试了使用axilite接口配置寄存器，对flash读id，读数据，擦除扇区，写数据。后期会学习如何对flash进行分区管理，做升级备份以及针对不同flash加入quad的读写命令提高速率

下一节：AXI4总线-axi-full-slaveIP程序解析_北纬二六的博客-CSDN博客1.axi4写时序图1 写时序示意图    如上图1示意图所示，主机先向从机发送地址控制信号，接下来数据总线即可互相握手发送数据信号，待数据发生完毕后，从机向主机返还一个应答信号以此做到相互握手互不冲突。     图2突发写时序波形图     如图2所示为突发写时序波形图， 从上图可以看出，首先满足主机AWVAILD与从机信号AWREADY同时有消，此时AWADDR才会被主机接收，带控制信号接收完毕，接下来数据通道从机WREADY与主机WVAILD同时有效，数据即可写入从机，最后一位数据发送完毕的同时拉

0.配置模式概述       Vivado设计过程中生成的bit流文件需要通过特定的配置引脚导入到FPGA中。专用配置引脚上的不同电压级别决定了不同的配置模式。可选的配置模式有：   MasterSPIx1/x2/x4   MasterSerial   SlaveSerial   MasterBPI-Upx8/x16   SlaveSelectMapx8/x16/x32   JTAG/BoundaryScan   MasterSelectMapx8/16       不管是哪种配置模式，配置数据都是存储在FPGA中的CMOS锁存器中，每次掉电后数据都会丢失，上电之后重新配置。但是选择一个片外存

Xilinx推出的VivadoHLS工具可以直接使用C、C++或SystemC来对Xilinx系列的FPGA进行编程，从而提高抽象的层级，大大减少了使用传统RTL描述进行FPGA开发所需的时间。VivadoHLS的功能简单地来说就是把C、C++或SystemC的设计转换成RTL实现，这样就可以在XilinxFPGA或Zynq芯片的可编程逻辑中综合并实现，我们仍然是在进行硬件设计，只不过使用的不再是硬件描述语言。以实现LED闪烁为例，通过使用HLS生成一个LED闪烁IP，并导入到Vivado中验证，学习掌握使用HLS快速设计IP的方法。开发环境：Windows软件版本：Vivado2017.4验

0、Vivado软件获取我是通过Xilinx官方下载（地址：http://china.xilinx.com/support/download.html），官网下载需要注册相关账号。官网提供vivado有 Linux版、 Windows版，以及二合一版本。我使用二合一版本，Vivado要求操作系统必须是64位。1、vivado软件安装教程1）解压vivado软件压缩包（建议用zip），直接点击xsetup.exe，进入安装。安装之前关闭杀毒软件，电脑管家。电脑用户名尽量是英文2）提示版本更新，忽略更新，点击“continue”（vivado2017.4相对几个版本最稳定）3）点击“next”进行

软件版本：vivado2018.3PC：win10如果仿真时间长，或者在仿真波形上进行了一些设计。可以直接把波形文件保存下来，这样下次直接打开仿真文件就可以看到原先的波形，而不需要从新仿真。一、保存波形step1：点击保存，然后选择保存的位置关闭这个工程，然后从新打开工程step2：点击runSimulation。因为打开波形窗口，需要先点击RunSimulation打开仿真环境 step3：打开之前保存的波形文件然后就可以看到之前保存的波形啦，如下图。二、其他波形操作小技巧1.在tcl窗口输入log_wave–r/*命令，可以记录所有的仿真波形。这样，你想查看什么波形。仿真完成后，直接把波形

本文以一个简单工程为例，介绍使用Vivado新建工程、代码的编写、Testbench代码的编写、波形仿真分析、引脚约束、生成bit流文件、通过JTAG将网表下载到开发板、程序的固化与下载全流程。文章目录1.新建工程2.RTL代码的编写3.Testbench的原理4.Testbench代码的编写5.打开SIMULATION观察波形6.仿真波形分析7.引脚约束8.生成bit流文件9.通过JTAG将网表下载到开发板10.程序的固化10.1MCS文件的生成10.2BIN文件的生成10.3下载固化文件参考文献1.新建工程2.RTL代码的编写3.Testbench的原理4.Testbench代码的编写5.

目录前言一、添加端口二、添加局部变量三、例化读写FIFO四、内部变量修改，设置一次读写进行多少次突发操作五、写地址六、读地址七、状态机1.写状态机2.读状态机总结前言在AlteraFPGA进行图像处理时，我们采用的存储芯片为SDRAM，当时参照正点原子的例程是封装SDRAM控制器，然后像操作FIFO一样去控制SDRAM。现在换了ZYNQ的板子后，由于DDR3是挂载在PS端的，Xilinx官方提供了视频接口的IP，但是IP这东西像个小黑盒子一样，在开发过程中遇到了问题，极其不易排查，所以我就在官方的AXI4—FULL接口代码上稍做修改，实现像以前一样像操作FIFO一样去操作PS端的DDR3。一、

FPGA开发第一弹：Vivado软件安装、开发使用与工程建立文章目录FPGA开发第一弹：Vivado软件安装、开发使用与工程建立软件安装工程建立（软件使用）新建工程设计输入功能仿真创建TestBench仿真添加计数器到波形窗口仿真时长设置分析与综合I/O引脚分配约束输入设计实现下载比特流软件安装​我选择的开发板是正点原子的达芬奇开发板，主控芯片是XilinxArtix7系列XC7A35T，Vivado是配套的开发软件，写代码使用的软件是Notepad++，这两个软件的安装就不做过多讲解，可以参考我放的以下链接自行安装：Vivado：http://t.csdn.cn/19jNeNotepad：h