link在使用ZYNQ7021系列的FPGA，若涉及到PL部分读写DDR，可使用过AXI-Lite，AXI4-FULL,AXI-Stream这三个IP来实现，使用的是这三个IP的主机模式。AXI4总线协议解析AXI4：主要面向高性能地址映射通信的需求；AXI4-Lite：是一个简单地吞吐量地址映射性通信总线；AXI4-Stream：面向高速流数据传输；AXI4总线分为主、从两端，两者间可以连续的进行通信；AXI4总线采用READY,VALID握手通信机制，主设备收到从设备发送的READY，主设备将数据和VALID信号同时发送给从设备。AXI4-Lite所有的猝发长度为1，数据总线宽度为32位或
明德扬在PCIE高速传输方案积累了丰富的技术，传输的带宽利用率可达到90%以上，延迟可达到理论的最低延迟值。明德扬能够根据客户的需求(需求、延迟和应用等)，为客户提供定制的PCIE解决方案，欢迎您与我们联系，沟通洽谈。下面是我司为客户定制的方案介绍，该方案已经应用到航天航空、雷达等领域，经受住客户和市场的检验。一、高效率传输方案该采集方案Demo基于VC709开发板，使用XILINX官方XDMAIP核配合板载高速DDR3，可对前端ADC产生的不大于4.5GB/s的连续或非连续数据进行实时采集，同时该采集卡具备数据发送功能，可以将用户文件或者内存中的数据写到FPGA的发送FIFO中，速率约为4.
引言 Xilinx7系列FPGA和Zynq-7000系列SoC则内嵌了25x18bit乘法器和48bit累加器的DSP48 slices；UltraScale/UltraScale+系列FPGA则包括了27x18bit乘法器和48bit加法器的DSP48E2。除此之外，在Xilinx每一代FPGA器件的DSP48slices的发展中都有很多改进，比如时钟率具有较稳定的提高,下文中介绍关于DSP48E2功能特点。 DSP48E2 DSP资源提高了数字信号处理以外的许多应用程序的速度和效率，如宽动态总线移位器、内存地址生成器、宽总线多路复用器和内存映射I/O寄存器。 Ultra
1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨数量会从3个到10个以上不等。通过遵循推荐的电源序列，可以避免在启动期间吸取过大的电流，同时又可以防止器件受损坏。对一个FPGA的最小电路中的电源进行排序有多种方法。本文中主要以MP5650为例，来叙
1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨数量会从3个到10个以上不等。通过遵循推荐的电源序列，可以避免在启动期间吸取过大的电流，同时又可以防止器件受损坏。对一个FPGA的最小电路中的电源进行排序有多种方法。本文中主要以MP5650为例，来叙
Vivado设计流程使用Vivado进行设计开发的步骤如下：功能设计：使用HDL语言设计、自带或者第三方的IP、嵌入式处理器等。综合：在综合时可以加入第三方的网表文件和约束文件。实现：在Vivado实现的步骤中，必须要执行的有三个opt_design、place_design、route_design。在设计过程中，各个阶段的生成的文件都是.dcp，Vivado使用的是通用的模型贯穿在设计。Checkpoint文件Checkpoint文件是Vivado运行工程设计后存储的信息及设计相关文件的文件格式，同时也是Vivado中使用的通用数据库，在Checkpoint中包含：网表：LogicalNe
目录一、前言二、时序约束界面三、时序约束介绍四、参考一、前言 任何一个FPGA工程都需要设置相关的时序约束，下面将介绍Vivado中如何进行时序约束操作以及各种约束的使用方法。二、时序约束界面 在一个工程运行到IMPLEMENTATION后，进入到左侧的FlowNavigator窗口，点击IMPLEMENTION下的EditConstraints，右侧会出现TimingConstraints窗口，即可添加时序约束 左侧Clocks目录下点击任意一个时钟类型进行选定，双击右侧空白处将弹出对应类型时钟约束设置界面，下图示例为SetClockSense的设置
时钟资源介绍本文以XilinxZYNQ为例对FPGA的时钟资源进行介绍。时钟资源主要有以下几方面：全局时钟（Globalclocks）为整个设备提供时钟；区域时钟（Regionalclocks）为一个区域（和相邻区域）的时钟提供时钟；IO时钟（IOclocks）为IO结构提供时钟；时钟管理模块（Clockmanagementtiles）提升时钟质量，如MMCM（可动态调整）和PLL。 全局时钟ClockBackbone是全局贯穿的主干道，借助HROW的道路可以为所有的同步原件提供时钟，也将整片FPGA分为左右两部分，局部时钟ClockRegion又分为不同的区域，每个区域被HROW分为上下两部
使用SRIOIP核必须掌握的基础知识！理解了这篇，剩下的只是代码罢了。汇总篇：Xilinx平台SRIO介绍（汇总篇）目录前言：SRIO、RapidIO、GT有什么关系？一、SRIOIP核概述1.1概述1.2 SRIO核架构二、接口介绍2.1逻辑层接口（重点）2.1.1I/O端口2.1.2消息端口2.1.3用户自定义端口2.1.4维护端口2.1.5状态（Status）2.2Buffer接口2.3物理层接口2.4寄存器空间三、HELLO包格式（重点）3.1HELLO格式及字段定义3.2两种传输情况 3.3HELLO格式传输时序图 3.4AXI4-Stream协议 四、SRIOStream格
多版本VIVADO，怎么设置默认运行版本？前言问题解决结语前言有过工程开发经验的小伙伴都会有过在同一台计算机上安装多个Vivado版本的情况，例如装了Vivado2018.3、Vivado2018.2、Vivado2021.1这三个版本。当在开发FPGA项目时，会需要切换到不同的Vivado版本以满足工程的要求。本文将介绍如何在运行xx.xpr文件时，设置默认运行的版本。问题当用错版本运行工程时，会提示该工程是旧版本或更新的版本创建，如下两种弹窗：一般情况下，我们都会有一个常用的版本，而在安装另外版本后，原有的默认配置可能会发生改变，导致运行的Vivado非我们想要的版本，还得重新开对应的版本
