目录1.算法描述2.仿真效果预览3.verilog核心程序4.完整FPGA1.算法描述整个数字下变频的基本结构如下所示 NCO使用CORDIC算法，CIC采用h结构的CIC滤波器，HBF采用复用结构的半带滤波器，而FIR则采用DA算法结构。 这里，我们首先假设不考虑中频信号输入的载波频偏问题，即发送的中频频率和本地的载波频率是一致的。为了验证系统的正确性，我们首先需要设计一个发送源，由于你要求的信号带宽为20M，所以整个系统我们设计的系统参数为，中频为80M，A/D采样为60M。本地接收端的载波频率为20M。即发送端通过80M的中频调制之后，信号的频谱会搬移到80M附近，然后接收端通过AD6
基于SPI读取AD7606_Verilog1.AD7606SPI读取时，一些重要的引脚2.AD7606SPI读取时的一些时序3.AD7606SPI读取时的一些说明4.AD7606SPI代码（Verilog）5.AD7606输出电压计算公式6.上板验证最近要做的项目用到了AD7606，其实可以直接用并行接口，不过由于某些原因只能用SPI去读取AD7606（因为占用引脚少！！！）。本来想偷点懒直接网上CV一个FPGASPI读取AD7606的，但是去网上找了半天，发现全都是用FPGA并行读取AD7606，无奈自己只能再花半天时间对着时序图写一个（不过这次写的代码倒是令我感到挺意外的，代码从开始写到编
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档xilinxsrioip学习笔记之再识srio前言SRIO的理解IP核的理解前言这段时间，随着对SRIO的学习，又有了更深的一点认识，不像一开始这么慌张了SRIO的协议有一千来页，一个初学者是不可能一开始就去读协议的，那得学到猴年马月呀，为了避免从入门到放弃，得快速的学习才行，不仅要看明白官方的例程，同时还要自己动手改改才行，这样才能建立信心。这里要特别感谢这几个博主，对我学习SRIO起到了非常大的作用。1、https://www.cnblogs.com/liujinggang/p/这位大佬对SRIO估计已经玩转的非常深刻了，他的
0x00 回顾：AND/OR/NOT逻辑的特性AND：与门可以具有两个或更多的输入，并返回一个输出。当所有输入值都为1时，输出值为1。如果输入值中有任何一个为0，则输出值为0。OR：或门可以具有两个或更多的输入，并返回一个输出。如果输入值中至少有一个为1，则输出值为1。如果所有输入值都为0，则输出值为0。NOT：非门具有一个输入和一个输出。当输入值为1时，输出值为0；当输入值为0时，输出值为1。晶体管级逻辑门AND/OR/NOT的结构：0x01 扇出的概念（Fan-out）扇出 (fan-out)是一个定义单个逻辑门能够驱动的数字信号输入最大量的专业术语。扇出即输出可从输出设备输入信号的电路的
目录1.UART串口介绍2.实验任务3.FPGA代码4.STM32代码5.总结1.UART串口介绍 UART是一种采用异步串行方式的通用异步收发传输器，在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。 UART串口通信需要两根信号线来实现，一根用于串口发送，另一根负责串口接收。 UART的一帧数据由4部分组成：起始位、数据位、奇偶校验位和停止位。起始位标志着一帧数据的开始，低电平有效；数据位代表一帧数据中的有效数据；校验位分为奇校验和偶校验检测数据是否出错；在空闲状态下总线处于高电平。 UART通
目录概要整体架构流程技术名词解释技术细节编辑小结概要提示：这里可以添加技术概要本文主要基于DDR的图像缓存设计。整体架构流程提示：这里可以添加技术整体架构先用图像产生模块产生一个1080P60Hz的测试图像，然后经过FDMA进入ddr3，缓存3帧后在读出来。然后在经过HDMI显示。技术名词解释FDMA：这是米联科开发一款DMA控制器，本文也是本着学习及分享两种意图写下了此文。技术细节在这里我们引入了AXi_interconnectIP,因为smc不能满足FDMA和MIG的最大带宽，导致1080P视频不能正常传输，并且在interconnectedIP中要使能寄存器输出，并在使能fifo深度。
第三十一章基于lwip的echoserver实验随着物联网的兴起，万物互联需要一个强大而又灵活的协议体系，TCP/IP协议得天独厚，而在嵌入式网络设备中，由于硬件资源的限制，需要特殊的实现方式。LWIP作为TCP/IP协议的一种轻量级实现方式，满足了这一要求。本章我们利用VITIS软件自带的lwIPEchoServer例程模板，初步了解lwip的使用。本章包括以下几个部分：3131.1简介31.2实验任务31.3硬件设计31.4软件设计31.5下载验证31.1简介1)TCP/IP协议简介TCP/IP协议中文名为传输控制协议/因特网互联协议，又名网络通讯协议，是Internet最基本的协议、In
文章目录前言一、系统设计1、模块框图2、状态机框图3、RTL视图二、源码1.蜂鸣器驱动模块2.按键消抖模块3、PWM模块4、sale_goods模块(状态机部分)5、数码管驱动模块6、Sales(顶层模块)三、效果四、总结五、参考资料前言环境：1、Quartus18.12、vscode3、板子型号：EP4CE6F17C8N要求：自动售货机功能：1.两个按键用于投币，1个1元，1个5角2.一个按键用于商品选择，农夫山泉2块，干脆面1块53.找零设计：我们选择使用四个按键，分别用于投币一元、五角、商品选择、结算四个功能。用六位数码管进行展示，高两位表示投币金额，中间两位表示所选商品类型('10’表
本文介绍一个FPGA开源项目：PCIE通信。该工程围绕Vivado软件中提供的PCIE通信IP核XDMAIP建立。Xilinx提供了XDMA的开源驱动程序，可在Windows系统或者Linux系统下使用，因此采用XDMAIP进行PCIE通信是比较简单直接的。本文主要介绍一下XDMAIP核的使用和Vivado工程的源代码结构。文章末尾有该工程源码获取方式，有需要的小伙伴可自取。希望小伙伴们点赞、分享支持一下~一、软硬件平台软件平台：Vivado2017.4;硬件平台：XC7Z035FFG676-2;二、IP核参数配置2.1XDMAXDMA(DMASubsystemforPCIExpress)是
文章目录前言一、顶层原理图二、signalTapII上的仿真图三、部分代码贴出总结前言这是自己的毕设总结，主要就是基于FPGA的调制解调器的设计。涉及到2ASK、2FSK、2PSK的调制解调，利用VerilogHDL进行底层设计，顶层为了直观用的原理图方法。这里没有用modelsim仿真，直接上板子用的signalTapII观测的波型一、顶层原理图该总体框图包括分频器、载波生成模块、m序列生成模块、调制解调模块和选择模块。二、signalTapII上的仿真图2ASK用的解调方法是包络检波法，以上是各节点的波形图。2FSK用的解调方法是过零检测法，以上是各节点的波形图。2PSK用的解调方法是相干
