1）实验平台：正点原子MPSoC开发板2）平台购买地址：https://detail.tmall.com/item.htm?id=6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第十八章基于BRAM的PS和PL的数据交互在MPSOC开发过程中，PL和PS之间经常需要做数据交互。对于传输速度要求较高、数据量大、地址连续的场合，可以通过AXIDMA来完成。而对于数据量较少、地址不连续、长度不规则的情况，此时AXIDMA便不再适用了。针对这种情况，可以通过BRAM来进行数据的交互。本章我们来学习下
目录题目核心思路答案题目用D触发器搭建4进制的计数器核心思路本题目主要考察了数字电路基础中的计数器设计。题目看上去很简单，要求实现一个4进制的计数器，但要用D触发器来搭建，这显然不会像写Verilog实现一样容易，所以我们要用数字电路中的传统方法来设计。4进制计数器必须有4个不同的状态，所以需要两个D触发器组成这个电路。电路的状态表如下所示：电路次态的卡诺图如下所示：计数器的状态方程为：Q*0=Q’1Q’0|Q1Q’0=Q’0、Q*1=Q’1Q0|Q1Q’0输出方程为：C=Q1Q0将D触发器的特性方程Q(n+1)=D(n)（Q*0是Q0的次态，所以Q*0=D0，同理Q*1=D1）代入上面计数器
状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行状态转移，程序的运行其本质也是状态机，根据输入完成输出，得到新的状态。在平时硬件电路的设计中经常需要用到状态机，例如CPU的取指、译码、执行，这个流程可以使用状态机来控制，相比于流水线能够有效的较少资源的消耗，再或者序列检测上，也可以使用状态机。状态机有一段、二段、和三段式，三段式的写法复杂些，但是相比于两段式可以使输出信号由寄存器来驱动，能够有效的消除组合逻辑的不稳定与毛刺等隐患。首先给出三段式状态机的通用形式:三段式状态机Mealy型（米勒型）三段式状态机当前输出与当前状态和输入有关parameterS0=3'b0
FPGA学习-vivado软件的使用1.杂谈2.vivado新建工程1.杂谈又被封了7天。正好封控前领导让我改下fpga代码，趁这个机会好好学习下，虽然在这块一片空白，但是毕竟这块是我的短板，一个不会写代码的硬件工程师是一个不完整的硬件工程师。我很喜欢体验新鲜事物，我发现体验的多了，就会发现一切都没那么难，恐惧是因为你不了解它。所以即使不会，那又怎样，去做，时间久了你就会。要是不做，你每次碰到类似问题就会觉得，好高深莫测，其实，去了解会发现，不过如此。2.vivado新建工程vivado是xlinx的集成开发环境，用来进行xlinx的fpga开发。1.创建工程进行工程命名，next选择RTL(
本原创教程由深圳市小眼睛科技有限公司创作，版权归本公司所有，如需转载，需授权并注明出处一、打开仿真库编译：打开工程，点击PDS的【tools】菜单下的【CompileSimulationLibraries】。 二、设置： 【Simulator】：第三方仿真工具，目前支持ModelSim和QuestaSim，本教程选择ModelSim；【Language】：仿真库用的语言；【Library】：选择usim则是GTP前仿库，vsim则是VOP后仿库，ALL则包括这两种仿真库，默认选择ALL；【Family】:指定芯片系列对应的仿真库进行编译，可支持一次编译多个系列，默认选择ALL。【Compile
1.将所需要固化的程序综合，布线，生成比特流2.生成MCS文件2.1 按顺序选择Tools>>GenerateMemoryConfigurationFile 2.2生成MCS 2.3对选择的spi总线进行约束默认是spix1，如果在上一步选择了其他的模式，可以直接在xdc文件中直接添加约束语句（举例spix4如下：选择了其他spi总线只需更改第五句代码中的总线数。#flashset_propertyCFGBVSVCCO[current_design]set_propertyCONFIG_VOLTAGE3.3[current_design]set_propertyBITSTREAM.GENER
设计需求一套完整的伺服控制方案包括了上位机、驱控一体控制器和功率板三者。操作人员通过上位机发送各种不同指令，然后控制器解析指令后执行相应的伺服功能，其次控制器将驱动信号传输至功率板驱动电机，最后控制器采集反馈信息进行闭环控制并上传数据。结合国内外嵌入式伺服控制器的发展现状和功能需求，制定了本文伺服控制系统的主要功能需求如下：（1）开发一款驱控一体控制板卡。（2）开发刚柔耦合平台伺服控制系统的同时兼顾对普通刚性平台的控制。（3）兼容多种数字编码器反馈。（4）能够驱动1KW功率以内的旋转电机和直线电机。（5）能够驱动两路及以上的永磁同步电机。（6）能够支持多种控制模式，如单闭环伺服或多闭环混合伺服
执行菜单命令【开始】—【所有程序】—【XilinxDesignTools】—【Vivado2020.1】—【Vivado2020.1TclShell】,弹出命令界面或者cmd命令下输入callD:\soft_install\vivado2020.1\Vivado\2020.1\bin\vivado.bat-modetcl2.输入打开工程指令：open_project{F:/work/361_351_328/7020_c5/code_guifan/power_ctrl_3_2_test_geshi_daclk/prj/power_ctrl.xpr}3.输入指令update_compile_ord
在数字系统的设计中经常会碰到需要使用多个时钟的情况。时钟信号的产生通常具有两种方法，一种是使用PLL（PhaseLockedLoop，锁相环），可生成倍频、分频信号；另一种则是使用硬件描述语言构建一个分频电路。 分频器的设计通常分为以下三类：奇数分频器、偶数分频器及小数分频器。1.偶数分频 只是注意时钟翻转的条件是（N/2）还是（N/2）-1，非阻塞赋值在下一个时钟才会更新值(1)请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器,注意rst为低电平复位`timescale1ns/1nsmoduleeven_div(inputwirers
一.输入原理图实现1位加法器1.创建工程首先启动QuartusⅡ，new->NEWprojectWizard,然后点击两次next，后如下图：本项设计的文件夹取名为adder4,文件名取为half_adder选择目标芯片:cycloneIVE系列的EP4CE115F29C7,如图:一直点击next，直到最后选择finish，此时界面上会出现顶层文件名和项目名:2.新建原理图文件(1)新建原理图文件。打开QuartusII,选菜单“File”—“New”，在弹出的“New-”对话框中选择“DesignFiles”的原理图文件编辑输入项“Blockblockdiagram/schematicFil
