摘要：TFT_eSPI库的基本介绍前边介绍了TFT_eSPI库的基本情况，下面就来看一下怎样使用TFT_eSPI库来驱动ST7789驱动芯片的1.3寸彩色液晶屏幕。在ArduinoIDE中安装了TFT_eSPI库以后，首先需要找到TFT_eSPI的安装位置。因为关于液晶屏幕的配置信息是在TFT_eSPI的库文件夹中进行配置的。这样做的好处是，配置一次，可以在多个项目中使用这个配置信息，只要不更换屏幕，都不需要再进行配置信息的设置和修改。如果这个配置信息，是配置在每个项目中的，那么就需要在每个项目中都维护一套液晶屏幕模块的配置信息。找到TFT_eSPI的安装路径之后，首先打开User_Setup
RTL8201F-phy芯片MDIO接口FPGA配置RMII模式介绍以太网物理层芯片支持10Mbps/100Mbps，支持mii、rmii接口；电路图上配置为RMII接口，寄存器也需要配置。phy芯片使用的是rmii接口，用mdio配置，配置方法比较简单，先看MDIO接口时序：MDC频率最高为2.5Mhz，phy在上升沿锁存MDIO的数据phyaddress是在挂多个phy芯片的时候用来识别phy的，下面看配置寄存器有哪些：PHY配置寄存器每个寄存器都有默认值，不配置也可以运行，当要修改配置或者查看phy发送接收芯片状态的时候就要使用mdio接口。下面是写时序的例程可以参考一下：modulem
文章目录前言一、数据帧结构二、接收模块2.1状态设置2.1状态跳转2.2奇校验2.3数据输出三、发送模块3.1状态跳转3.2数据输出四、顶层模块总结前言 在之前的文章中【FPGA学习】实例一、CycloneIV串口通信(RS232)我们已经能够采用波形图的方法，实现9600bps的Uart通信。近期笔者在整理了状态机和计数器组合的设计方法以后，对状态机的设计又有了新的感悟和体会，所以又把经典的RS232协议拉出来当状态机的例子练手了哈哈哈。数据有效位为8bit，功能上增加了奇校验，并将波特率设置为115200bps，并借助这篇文章梳理一下状态机和计数器组合设计的思路和设计要点，文章奉上：一、
在Latticesemi公众号提到了FPGA实现网络弹性的5种方式，网络弹性即cyberresilience，感觉与加密安全直接相关。FPGA的优势是灵活性、可编程性和并行处理能力，所以可以通过保护系统和数据免受攻击，从而实现网络弹性。1灵活性：FPGA更新方便这个是常理，就不细研究了。2硬件可信根(HRoT)安全FPGA可以成为高效的HRoT器件硬件可信根：更常见的中文翻译是硬件信任根。信任根是一个不可变的过程或身份，用作信任链中的第一个实体。因此，没有祖先实体可以为信任根的初始代码和数据状态提供可信任的证明（以摘要或其他方式）。换句话说，嵌入式开发人员的信任根是一个不可更改的身份和最小的软
目录前言1、FPGA是什么？2、FPGA开发环境2.1 语言环境2.2FPGA开发思路总结前言在专用集成电路（ASIC）领域中，FPGA作为一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。同时FPGA可用于实现硬件灵活定制，能够高效地实现算法加速、数据处理，从而提高系统的性能。1、FPGA是什么？FPGA（全称:FieldProgrammableGateArray)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。FPGA是一种完成通用功能的可编程逻辑芯片，即可以对其进行编程实现某种逻辑处理功能。FPGA更偏向
1UART串口简介UART（通用异步收发传输器，UniversalAsynchronousReceiver/Transmitter）是一种串行通信接口，它允许计算机或其他数字设备通过串行通信方式发送和接收数据。UART串口通信需要两根信号线来实现，一根用于串口发送，另外一根负责串口接收。 UART在发送或接收过程中的一帧数据由4部分组成，起始位、数据位、奇偶校验位和停止位。LSB，即最低有效位，指的是一个二进制数字中最右边的那一位，这一位的值代表的是数值中的最小单位。MSB，即最高有效位，指的是一个二进制数字中最左边的那一位，这一位的值决定了整个数值的符号（在有符号数表示中）以及数量级（在无符
平时在FPGA群聊等积累的FPGA知识点，第10期：41ZYNQ系列芯片的PL中使用PS端送过来的时钟，这些时钟名字是自动生成的吗？解释：是的。PS端设置的是ps_clk，用report_clocks查出来的时钟名变成了clk_fpga_0，要看看BD里跟端口FCLK_CLK0连接的net的名字什么。PS配置中的时钟信号名，在BD里面的输出端口可以再改。42在dsp48e2的数据手册里面，写明了USE_MULT=Multiply的时候，USE_SIMD一定要设置成ONE48。这应该是因为乘法器出来的U,V要在ONE48下相加的原因。但是如果想在SIMD和乘法两个模式之间动态切换，我能否在USE
FPGA入门——RAM(ip核与原语的使用)BRAM简介XILINX系列的FPGA，如果想要做一个RAM，有两种方式：1、使用逻辑资源组成分布式RAM，即 DistributedRAM2、使用XILINX专用的BlockRAM，即BRAM前者是由CLB的 SLICEM的LUT组合而成，构成RAM后，可能分布在不同的地方，具有一定的延迟；后者是BlockRAM是内嵌专用的RAM，是XILINX做进FPGA内的专用资源，具有更好的时序性能；这里我们以ZYNQ-7000为例：可以看到红色方框中，标识出了此款FPGA的BRAM资源，我们也可以了解到，一个BRAM资源大小为36Kbits(注意，这里是b
名称：基于FPGA的16QAM调制Verilog代码Quartus仿真（文末获取）软件：Quartus语言：Verilog代码功能：16QAM调制过程可以简化为下图，I路Q路分别乘以cos和sin，再相加即得到调制信号包含正余弦产生模块、有符号乘法器模块、有符号加法器模块以及编码映射1.工程文件2.程序文件3.程序编译4.RTL图5.Testbench6.整体仿真16QAM调制过程可以简化为下图，I路Q路分别乘以cos和sin，再相加即得到调制信号。7.DDS模块仿真，用于产生sin和cos地址sin_address累加，cos_address累加，依次读取ROM里面所存的sin和cos值。输
FPGA开发主要包括系统设计、设计输入、功能仿真、综合优化、综合后仿真、实现与布局布线、时序方针与验证、板级方针与验证、芯片编程与调试等9个部分，如下图所示。1.电路设计在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。2.设计输入将设计的系统或电路硬件描述语言表示出来，输入至EDA工具中。如：VerilogHDL和VHDL等。3.功能仿真功能仿真也称为前仿真，即仅对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。如发现错误，则返回“设计输入”修改逻辑设计。4.综合综合就是将高级抽象层次的描述转换成较低层次的描述。综合优化是指将设计
