本篇将介绍在AD软件中，原理图转PCB后如何对其外形进行编辑1.选择Mechanical1层或Keep-OutLayer层2.选择线条，绘制边框(需要首尾连接)3.选中外框Shift+鼠标左键 多选 或 鼠标单击线条+Tab4.按照外框裁剪步骤：设计→板子形状→按照选择对象定义快捷键：D→S→D5.动图演示
在执行gitcommit命令时错误信息显示系统无法打开指定的设备或文件，说明项目的文件没有“add”，需要先执行gitadd文件名，然后再执行gitcommit-m“xxx”错误解决如下:依次将各个文件gitadd然后再进行原来的gitcommit-m命令行如果不小心add了多余的文件，可以进行撤销操作（1）如果是撤销所有的已经add的文件:gitresetHEAD.（2）如果是撤销某个文件或文件夹：gitresetHEAD-filename
FMC128是一款8通道250MHz采样率16位分辨率AD采集FMC子卡，符合VITA57.1规范，可以作为一个理想的IO模块耦合至FPGA前端，8通道AD将模拟信号数字化后通过高带宽的FMC连接器（HPC）连接至FPGA，从而大大降低了系统信号延迟。 该板卡支持板上可编程采样时钟和外部参考时钟以及采样时钟，多片板卡还可以通过触发（输入/输出）信号进行同步采集，该板卡8路模拟信号通过50Ω特征阻抗的SSMC射频连接器输入，通过巴伦变压器耦合至ADC前端。板卡可广泛应用于通信多载波、雷达与智能天线、测试与测量、软件无线电等。技术指标性能指标：支持8路16位250MSPS采样率； 耦合方式：支持单
我使用git2go在新克隆的目录上执行AddAll()和CreateCommit()。Push()工作正常，当我将Remote克隆到另一个地方时，我得到了所有提交的文件。但是如果我在第一个目录中调用gitstatus然后我得到:(对不起德语，我没有正确的翻译，它的意思是分支与origin/master在同一位置，'gelöscht'意思是'deleted'和'Unbeobachtetedateien'表示'unwatchedfiles')AufBranchmasterIhrBranchistaufdemselbenStandwie'origin/master'.zumCommitvor
我使用git2go在新克隆的目录上执行AddAll()和CreateCommit()。Push()工作正常，当我将Remote克隆到另一个地方时，我得到了所有提交的文件。但是如果我在第一个目录中调用gitstatus然后我得到:(对不起德语，我没有正确的翻译，它的意思是分支与origin/master在同一位置，'gelöscht'意思是'deleted'和'Unbeobachtetedateien'表示'unwatchedfiles')AufBranchmasterIhrBranchistaufdemselbenStandwie'origin/master'.zumCommitvor
AD中同一网络的铺铜与导线不能连接到一起的解决方法博主第一次写博客，格式有些问题还请见谅#明明是同一个网络，铺铜和导线却无法连接？我在画板子的时候遇到了这样的问题，如图：明明是相同的网络，但是却连接不到一起。##解决方法选中这一块铺铜在Properties中的FillMode中找到这个部分点击小三角，找到PourOverAllSameNetObjects,点击然后选择Apply，就解决啦！（有的同学可能还需要再重新铺一下铜）如图：
在画原理图的时候，会存在相同模块的电路图，特别是用了分层次原理图的画法，如下图，这时候就需要一种便捷方式——能不能画完一个模块，类似的模块就复制成这样的！（全篇只适用于分层次原理图）1、原理图生成PCB的时候，保留addroom。生成如下形式的PCB。2、对其中一个模块进行布局。（这部分以后展开，可以说很多），比如我画的是U_LED1。3、布好其中一个模块之后，开始神奇操作。Design——rooms——copyroomformats出现十字光标，第一下先点击布局好的模板，比如我先点U_LED1，第二步点想被复制的模块，U-LED2。出现以下界面。一般点击OK就行。如果还想复制，可以再点击LE
项目场景：项目场景：今天使用AD21绘制PCB过程中出现了一个比较奇怪的问题，问题具体就是在从原理图的器件更新到PCB验证变更时出现了Failedtoaddclassmember问题描述比较奇怪的是如果新建的PCB文件，在导入时不会存在这样的问题，而当导入过一次时，将原有的PCB元器件删除后，再重新导入时验证变更就会产生这样的问题，下面就是新建一个PCB文件重新导入时的场景，不会出现上述问题原因分析：这里我也参考了大佬们的博客，https://blog.csdn.net/qq_45876990/article/details/106761896但是还是想弄清楚问题的原因，于是对比了二者不同的地
对于一个画完的PCB，我们常常需要进行DRC检查，确保板子的电器连接及制作工艺在设定规则的范围内，本篇将介绍如何对PCB进行后期DRC检查处理，确保电路板出现不必要错误。1.DRC检查入口 2.DRC设置 3.错误分析 对于错误的内容，依据个人实际情况不同，其出现的原因都是因为与设计规则中的设定标准冲突，这里按遇到的错误进行修改讲解，其他错误同理。 4.常见错误分析及解决方法(1) 解决方法：将未连接网络连接(PCB上未连接的网络都会以细实线作为提示连接线) (2) 解决方法：设计->规则 (3)间距问题 解决方法：设计->规则 (4)
如果只想隐藏当前选中的铜皮，那么就选中对应需要隐藏的铜，然后鼠标右击，在弹出的对话框中选择“铺铜操作-隐藏选中铺铜”； 需要隐藏一部分铜皮，即打开铺铜管理器，选择菜单栏中“工具-铺铜-铺铜管理器； 在弹出的铺铜管理器对话框中，想将哪些铜皮去进行隐藏就在-已隐藏的这一栏打上√。设置完成之后点击应用即可； 隐藏整个PCB中的铜皮也可用上述2步骤的方法，但是会非常的繁琐。以下这项就会显得非常的方便。快捷键ctrl加D或者快捷键L,打开“ViewConfiguration”对话框，选择“ViewOptions”分栏中将“Polygons”隐藏，
