说明：1、本代码为原创设计，仅供学习使用。2、从这篇开始，这个专栏将正式进入到RTL设计阶段。3、这篇文章过后还会有AXI-lite，XilinxAXI主机等代码的分析，供大家学习参考。一、功能说明二、测试结果三、设计讲解四、RTL代码(Verilog)AXI2DPRAM双口RAM同步FIFO五、能够自动比对数据的仿真代码一、功能说明该设计为一个AXI4接口的双口SRAM，支持读写最大outstanding数为30。数据位宽为32bit，RAM深度为256。（可按需修改）支持burst方式为INCRburst长度支持1~16读写设计分离，不会产生访问阻塞。二、测试结果如上图所示，tb中先后向A

文章目录@[toc]简介常用函数使用示例参考资料工程下载本文是XilinxMicroBlaze系列教程的第1篇文章。简介AXIGPIO是基于AXI-lite总线的一个通用输入输出IP核，可配置为一个或两个通道，每个通道32位，每一位可以通过SDK动态配置成输入或输出方向，支持中断请求，配合中断控制器IP可实现外部中断触发。不同系列FPGA所支持的最高频率：官方使用示例：xgpio_intr_tapp_example.cxgpio_example.cxgpio_intr_example.cxgpio_low_level_example.

文章目录@[toc]简介常用函数使用示例参考资料工程下载本文是XilinxMicroBlaze系列教程的第1篇文章。简介AXIGPIO是基于AXI-lite总线的一个通用输入输出IP核，可配置为一个或两个通道，每个通道32位，每一位可以通过SDK动态配置成输入或输出方向，支持中断请求，配合中断控制器IP可实现外部中断触发。不同系列FPGA所支持的最高频率：官方使用示例：xgpio_intr_tapp_example.cxgpio_example.cxgpio_intr_example.cxgpio_low_level_example.