下表显示了在数字设计的各个层次上可减少功耗的百分比。RTL级之后，功耗的减少量已经非常有限。设计层次改善程度系统级50%~90%RTL级20%~50%门级10%~15%晶体管级5%~10%版图级作为一个编写Verilog的伪码农，系统级减少功耗的工作也可参与一些，但重点应该放在RTL级来减少功耗。下面就分2节来介绍从RTL级来减少功耗的常用方法。并行与流水对于一个功能模块，可以通过并行的方式实现，也可以通过流水线的方式实现，这两种方法都是用资源换速度。在一定的场合下灵活的使用这两种方法，可以降低功耗。并行处理并行处理，可以同时处理多条执行语句，使执行效率变高。所以在满足工作需求的条件下，采用并
