0x00 回顾：AND/OR/NOT逻辑的特性AND：与门可以具有两个或更多的输入，并返回一个输出。当所有输入值都为1时，输出值为1。如果输入值中有任何一个为0，则输出值为0。OR：或门可以具有两个或更多的输入，并返回一个输出。如果输入值中至少有一个为1，则输出值为1。如果所有输入值都为0，则输出值为0。NOT：非门具有一个输入和一个输出。当输入值为1时，输出值为0；当输入值为0时，输出值为1。晶体管级逻辑门AND/OR/NOT的结构：0x01 扇出的概念（Fan-out）扇出 (fan-out)是一个定义单个逻辑门能够驱动的数字信号输入最大量的专业术语。扇出即输出可从输出设备输入信号的电路的
Modules在顶层模块中实例化模块mod_a，其端口描述：modulemod_a(inputin1,inputin2,outputout);moduletop_module(inputa,inputb,outputout);//按信号名称连线mod_au1(.in1(a),.in2(b),.out(out));//按信号位置连线//mod_au2(a,b,out);endmoduleConnectionportsbyposition在顶层模块中按信号位置实例化模块mod_a，其端口描述：modulemod_a(output,output,input,input,input,input);mo
今天做了一个关于输入查找表（LUT）的题目，里面关于8-1MUX的处理方式让我觉得非常的新奇。题目很简单，大意就是要求设计一个8位的移位寄存器，同时附加随机访问功能。也就是通过输入的ABC三个数字对应的二进制数转换为一个地址（很像存储中的方式），然后访问移位寄存器里面对应地址的数据。但是这里关于寻址的处理方式很有趣。一般情况下，可能我自己会想到的是写一个case或者if-else的条件选择语句，但是即便是8位的移位寄存器，这个语句已经够长了，更不要说涉及到更多位存储的情况。 这个地方答案给出了一种巧妙的处理方式，基于ABC三个参数的8-1选择器可以直接用{A,B,C}的方式来进行定位。综合器会
Verilog中的parameter1.moduleparameters1.1parameter1.2localparam1.3编译时parameter的参数传递1.3.1defparam声明1.3.2模块实例声明2.`define与parameter的区别1.moduleparametersmoduleparameters有parameter和localparam两种，它们所代表的值都可在编译时进行修改（参数传递），parameter可直接修改，localparam只能间接修改。1.1parameter在模块中声明后，后续编译时还可以被重新声明的值所覆盖。————————————————【注
芯片设计验证社区·芯片爱好者聚集地·硬件相关讨论社区·数字verifier星球四社区联合力荐！近500篇数字IC精品文章收录！【数字IC精品文章收录】学习路线·基础知识·总线·脚本语言·芯片求职·EDA工具·低功耗设计Verilog·STA·设计·验证·FPGA·架构·AMBA·书籍Verilog固定优先级仲裁器一、前言二、题目三、原理3.1case/if语句法3.2for循环法3.3补码相与法四、RTL设计4.1case语句法固定优先级仲裁器4.2加法器法固定优先级仲裁器五、仿真5.1case法仿真文件5.2补码相与法仿真文件六、仿真结果分析6.1case法结果分析6.2补码相与法结果分析一
前两篇讲了固定优先级仲裁器的设计、轮询仲裁器的设计Verilog固定优先级仲裁器——FixedPriorityArbiter_weixin_42330305的博客-CSDN博客Verilog轮询仲裁器设计——RoundRobinArbiter_weixin_42330305的博客-CSDN博客权重轮询仲裁器就是在轮询仲裁器的基础上，当grant次数等于weight时，再切换最高优先级。一、原理 我们在轮询的基础上加上一些权重，仲裁器虽然轮询的去serverequestor的请求，但是完成一圈轮询后，requestor被serve的次数并不完全相同。 假设reques
前言：对于以前学过C/C++/C#的作者来讲，Verilog的基础语法算是特别简单的。本文主要介绍Verilog的基础语法和Modelsem仿真。Verilog的基础语法1模块声明FPGA开发是以模块为基础的，每个可综合的.v文件都是一个模块，模块由module和endmodule来声明。在这两个关键字的内部，完成模块功能的实现。在Vivado的一个空项目中，新建一个.v源文件，会自动生成以下代码（我把多余的注释删除了）`timescale1ns/1ps //这行以后代码经常会见，表示时间单位是1ns，精度是1psmoduleverilog_base( //module模块名( ... //
引言本文就固定优先级仲裁器和轮询调度仲裁器作简单阐述并实现。给出设计、测试源码。仲裁请求个数以4为例进行说明。固定优先级仲裁不论何时，不论何种情况，仲裁的优先级总是1号>2号>3号 >4号。这个在FPGA里用Verilog是比较容易实现的。设计源码//====================================================================//|功能：固定优先级仲裁器//|作者：XuY.B.//|时间：2023-02-11//|注意：支持4个仲裁请求//|优先级：1>2>3>4//==================================
方法先设计2输入的比较器，输入为A,B，输出为MAX(A,B),MIN(A,B)再根据若干二输入比较器，设计四输入的排序算法：如下图所示，AB,CD分别经过2输入比较器，得到B,A,C,D，满足B>A,C>D，则易知，B=MAX(C,B)即为四个数中的最大值，D=MIN(A,D)为四个数中的最小值，至于剩下的A,C，进行比较后，分别为第二大和第三大的数。再根据4输入排序器设计8输入排序器，如下图所示，经过第一轮排序后，有B>C>A>DH>F>E>G再将BCHF进行排序，可得到8个数中的最大值H和次大值B，对ADEG进行排序，可得到8个数中的最小值G和次小值D，最后，对第二轮输出的C,F,A,E
方法先设计2输入的比较器，输入为A,B，输出为MAX(A,B),MIN(A,B)再根据若干二输入比较器，设计四输入的排序算法：如下图所示，AB,CD分别经过2输入比较器，得到B,A,C,D，满足B>A,C>D，则易知，B=MAX(C,B)即为四个数中的最大值，D=MIN(A,D)为四个数中的最小值，至于剩下的A,C，进行比较后，分别为第二大和第三大的数。再根据4输入排序器设计8输入排序器，如下图所示，经过第一轮排序后，有B>C>A>DH>F>E>G再将BCHF进行排序，可得到8个数中的最大值H和次大值B，对ADEG进行排序，可得到8个数中的最小值G和次小值D，最后，对第二轮输出的C,F,A,E
