学习Verilog做仿真时，可选择不同仿真环境。FPGA开发环境有Xilinx公司的ISE（目前已停止更新），VIVADO；因特尔公司的QuartusII；ASIC开发环境有Synopsys公司的VCS；很多人也在用IcarusVerilog和GTKwave的方法，更加的轻便。虽然ISE或者QuartusII都会自带仿真器，但功能还是有欠缺。所以，这里介绍下QuartusII+Modelsim联合仿真的测试方法，运行环境为64bit-win10系统。QuartusII安装本次介绍使用的Quartus版本为10.1。目前QuartusII官网已经没有13.1以下版本的安装包，大家可以安装13.1
学习Verilog做仿真时，可选择不同仿真环境。FPGA开发环境有Xilinx公司的ISE（目前已停止更新），VIVADO；因特尔公司的QuartusII；ASIC开发环境有Synopsys公司的VCS；很多人也在用IcarusVerilog和GTKwave的方法，更加的轻便。虽然ISE或者QuartusII都会自带仿真器，但功能还是有欠缺。所以，这里介绍下QuartusII+Modelsim联合仿真的测试方法，运行环境为64bit-win10系统。QuartusII安装本次介绍使用的Quartus版本为10.1。目前QuartusII官网已经没有13.1以下版本的安装包，大家可以安装13.1
设计方法Verilog的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。设计流程Verilog的设计流程，一般包括以下几个步骤：需求分析工作人员需要对用户提出的功能要求进行分析理解，做出电路系统的整体规划，形成详细的技术指标，确定初步方案。例如，要设计一个电子屏，需要考虑供电方式、工作频率、产品体积、成本、功耗等，电路实现采用ASIC还是选用F
设计方法Verilog的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。设计流程Verilog的设计流程，一般包括以下几个步骤：需求分析工作人员需要对用户提出的功能要求进行分析理解，做出电路系统的整体规划，形成详细的技术指标，确定初步方案。例如，要设计一个电子屏，需要考虑供电方式、工作频率、产品体积、成本、功耗等，电路实现采用ASIC还是选用F
格式Verilog是区分大小写的。格式自由，可以在一行内编写，也可跨多行编写。每个语句必须以分号为结束符。空白符（换行、制表、空格）都没有实际的意义，在编译阶段可忽略。例如下面两中编程方式都是等效的。不换行（不推荐）实例wire[1:0] results;assignresults=(a==1'b0)?2'b01：(b==1'b0)?2'b10：2'b11;换行（推荐）实例wire[1:0] results;assign results=(a==1'b0)?2'b01： (b==1'b0)?2'b10： 2'b11;注释Verilog中有2种注释方式:用//进行单行
格式Verilog是区分大小写的。格式自由，可以在一行内编写，也可跨多行编写。每个语句必须以分号为结束符。空白符（换行、制表、空格）都没有实际的意义，在编译阶段可忽略。例如下面两中编程方式都是等效的。不换行（不推荐）实例wire[1:0] results;assignresults=(a==1'b0)?2'b01：(b==1'b0)?2'b10：2'b11;换行（推荐）实例wire[1:0] results;assign results=(a==1'b0)?2'b01： (b==1'b0)?2'b10： 2'b11;注释Verilog中有2种注释方式:用//进行单行
