直接进入正题，对于for循环的三种循环做以下介绍：for循环用于例化多个模块注意点：（1）例化模块在for循环内部（2）for循环需加名字（3）genvar定义在generate外面，可以全局使用（不推荐使用，最好一个generatefor，对应一个循环变量）for循环写多个always块或者写多个assign语句4注意点：（1）always块在for循环内部（2）for循环需加名字（3）genvar定义在generate外面，可以全局使用（不推荐使用，最好一个generatefor，对应一个循环变量）其实这个for循环类似第一个。for循环在一个always块中对写多条类似语句注意点：（1）
直接进入正题，对于for循环的三种循环做以下介绍：for循环用于例化多个模块注意点：（1）例化模块在for循环内部（2）for循环需加名字（3）genvar定义在generate外面，可以全局使用（不推荐使用，最好一个generatefor，对应一个循环变量）for循环写多个always块或者写多个assign语句4注意点：（1）always块在for循环内部（2）for循环需加名字（3）genvar定义在generate外面，可以全局使用（不推荐使用，最好一个generatefor，对应一个循环变量）其实这个for循环类似第一个。for循环在一个always块中对写多条类似语句注意点：（1）
引言低速通信目前搞过UART串口通信、IIC通信。其实SPI也算是中低速（有时也可以用作高速通信）串行通信的范畴，但是一直还没真正实现过，所以此系列就SPI的协议以及FPGA设计作几篇博客记录。欢迎订阅关注~SPI标准协议x1模式SPI是一种事实标准，由Motorola开发，支持全双工通信，并没有一个官方标准。已知的有的器件SPI已达到50Mbps，如果时序满足，FPGA的SPI通信速率可以达到100Mbps以上。具体到产品中SPI的速率主要看主从器件SPI控制器的性能限制。设备通信框图SPI通信主设备：SCLK：SPI通信时钟，源：SPI主设备。MOSI：SPI主设备控制器数据发送，源：SP
引言低速通信目前搞过UART串口通信、IIC通信。其实SPI也算是中低速（有时也可以用作高速通信）串行通信的范畴，但是一直还没真正实现过，所以此系列就SPI的协议以及FPGA设计作几篇博客记录。欢迎订阅关注~SPI标准协议x1模式SPI是一种事实标准，由Motorola开发，支持全双工通信，并没有一个官方标准。已知的有的器件SPI已达到50Mbps，如果时序满足，FPGA的SPI通信速率可以达到100Mbps以上。具体到产品中SPI的速率主要看主从器件SPI控制器的性能限制。设备通信框图SPI通信主设备：SCLK：SPI通信时钟，源：SPI主设备。MOSI：SPI主设备控制器数据发送，源：SP
目录一、模块框图二、波形图1、时钟与复位信号2、计数器3、脉冲信号4、输出信号5、理想结果三、代码部分1、Verilog代码(1)法1：拼接运算符(2)法2：移位运算符，再取反2、tb仿真代码四、仿真波形一、模块框图包含两个输入信号：系统时钟（sys_clk）以及复位信号（sys_rst_n）。一个输出信号：led_out(因有4个led灯组成流水灯，故位宽为4，每一个比特位控制一个led灯)二、波形图1、时钟与复位信号2、计数器因每一个流水灯点亮的时间为0.5s，板子频率为50Mhz（20ns）0.5s=5X10^8ns故计数个数为（5X10^8）/20=2.5x10^73、脉冲信号当计数器
目录一、模块框图二、波形图1、时钟与复位信号2、计数器3、脉冲信号4、输出信号5、理想结果三、代码部分1、Verilog代码(1)法1：拼接运算符(2)法2：移位运算符，再取反2、tb仿真代码四、仿真波形一、模块框图包含两个输入信号：系统时钟（sys_clk）以及复位信号（sys_rst_n）。一个输出信号：led_out(因有4个led灯组成流水灯，故位宽为4，每一个比特位控制一个led灯)二、波形图1、时钟与复位信号2、计数器因每一个流水灯点亮的时间为0.5s，板子频率为50Mhz（20ns）0.5s=5X10^8ns故计数个数为（5X10^8）/20=2.5x10^73、脉冲信号当计数器
加法器简介及Verilog实现写在前面的话经典加法器8bit并行加法器8bit超前进位加法器8bit流水线加法器8bit级联加法器总结写在前面的话加法器是数字系统最基础的计算单元，用来产生两个数的和，加法器是以二进制作运算。负数可用二的补数来表示，减法器也是加法器，乘法器可以由加法器和移位器实现。加法器和乘法器由于会频繁使用，因此加法器的速度也影响着整个系统的计算速度。对加法器的设计也一直在更新迭代，反观数字IC初学者，往往只是了解个全加器和半加器，而对一些经典的加法器类型和实现方式却很少了解。经典加法器8bit并行加法器并行加法器就是利用多个全加器实现两个操作数各位同时相加。并行加法器中全加
旨在学习理解，项目中还是用成熟IP靠谱~目录一、FIFO原理二、同步FIFO设计2.1位宽和深度2.2空、满标志2.3FIFO计数2.4ram模型2.5读/写操作三、verilog代码四、仿真验证后记一、FIFO原理FIFO(FirstInputFirstOutput)是指先进先出。模型如下： FIFO存储器是系统的缓冲环节，如果没有FIFO存储器，整个系统就不可能正常工作，它主要有几方面的功能： 1）对连续的数据流进行缓存，防止在进机和存储操作时丢失数据； 2）数据集中起来进行进机和存储，可避免频繁的总线操作，减轻CP
目录语法实例case语句与if_else_if语句的区别锁存器问题case语句检查给定的表达式是否与列表中的其他表达式之一相匹配，并据此进行分支。它通常用于实现一个多路复用器。如果要检查的条件很多，if-else结构可能不合适，因为它会综合成一个优先编码器而不是多路复用器。语法一个Verilogcase语句以case关键字开始，以endcase关键字结束。在括弧内的表达式将被精确地评估一次，并按其编写顺序与备选方案列表进行比较，与给定表达式匹配的备选方案的语句将被执行。一块多条语句必须分组，并在begin和end范围内。case(expression>) case_item1: singles
六、Verilog程序设计语句和描述方式6.1数据流建模6.1.1显式连续赋值语句语法：;Assign#=Assignmentexpression;两条语句：第一条语句是对连线型变量进行类型说明的语句；第二条语句是对连线型变量进行连续赋值的赋值语句，赋值语句由assign引导，用来驱动连线型变量，且只能对连线型变量赋值，主要用于对wire型变量的赋值。6.1.2隐式连续赋值语句#=assignmentexpression;net_declaration:除了trireg类型外的任何一种连线型数据类型range：指明变量数据类型的宽度，缺省时为1位drive_strength：驱动强度delay
