前言学习说明此文档为本人的学习笔记，注重实践，关于理论部分会给出相应的学习链接。学习视频：是根据野火FPGA视频教程——第二十三讲 到第二十七讲https://www.bilibili.com/video/BV1nQ4y1Z7zN?p=3这里进行常用的IP核简单的介绍，如果深度学习推荐数据：《Xilinx系列FPGA芯片IP核详解》理论应用 IP（IntellectualProperty）即知识产权。美国Dataquest咨询公司将半导体产业的IP定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。简而言之，这里的IP即电路功能模块。IP核在数字电路中常用于比较复杂的功
如果你是一位FPGA开发者，那么你一定会对VIvado这款软件非常熟悉。但是，对于vivado兼容的第三方编辑器软件，你知道VisualStudioCode吗？这是个非常不错的选择，VisualStudioCode搭配众多插件，能让你FPGA开发如虎添翼，效率飞升！别犹豫了，赶紧来看看本文，把这款神器装起来吧！VisualStudioCode搭配插件，可实现verilog纠错、画波形图、变量定义跳转等功能，一起来体验吧。一、VisualStudioCode安装1、下载VisualStudioCode官网：VisualStudioCode-CodeEditing.Redefined在官网下载速度
一、在需要抓取的信号前面添加(*MARK_DEBUG=“true”*)约束。如下图所示。二、vivado工程综合一下。三、综合完成后，打开set_up_debug。四、Next。五、再次确认一下抓取的信号。根据可以+添加或-删除信号。一直next直至finish。六、产生bit流和itx文件。七、打开vivado_lab加载bit文件和itx文件。1、右键----->programdevice----->选择bit文件和itx文件路径2、点击program加载八、添加触发条件。九、runtrigger。
前一篇文章是通过改变JESD204BIP的设置，在SharedLogic里勾选inexampledesign，来避免共用输入时钟的问题。那么还有没有别的办法呢？有没有更直接点的实现方式呢？答案是肯定的：可以直接修改IP，将IBUFDS从IP里移出去，放到外面就可以共用了。修改IP是一个比较复杂的办法，需要谨慎使用！参考手册UG896，有中文版，如下是相关内容的截图。 另外可以参考如下路径的描述：57546-VivadoIPFlows-Howtomodify/editIPcoresourcefilesinVivado?(xilinx.com)具体实现步骤如下：1、在BlockDesign搞完之后
基于vivado（语言Verilog）的FPGA学习（2）——zedboard开机测试和程序烧写终于找到之前写的部分了，在OneNote上，以后还是专注写在一个地方1.系统架构图ZedBoard可以通过四个不同的方法烧写，这些方法是：USB-JTAG这是默认的并且是最直接的烧写ZedBoard的方法,这只要通过ZedBoard工具包的USB到micro-USB连接线就可以直接完成。传统JTAG板卡上有一个可用的XilinxJTAG接口，如果需要的话可用来替代USB-JTAG连接。这会需要一根未包含在ZedBoard工具包中的连接线：如一根XilinxPlatformUSB连接线[11]，或者一
问题：我想将VIVADO与VScode配置关联起来，实现在VIVADO中点击“设计文件”可以直接打开VScode进行代码编写的效果。问题在于，每次在VIVADO中配置完之后，再重启VIVADO，之前的配置都恢复了默认值，又得我重新配置，比较麻烦。经过数次研究，终于找到了解决办法，可以一劳永逸。步骤一：确保路径中不能有中文字符首先你得找到vivado.xml这个文件，VIVADO相关配置都写在这个文件里面。我的文件路径为C:\Users\予仔\AppData\Roaming\Xilinx\Vivado\2018.3。右键选择记事本方式打开它，找到图1中显示的模块位置。图1可以看到我的路径当中有“
Vivado（vitis）新旧版本共存，更改默认打开工程版本有时候经常会安装多个版本的xilinx程序在电脑上来证明你的电脑硬盘真大，好大！但是太大也有坏处，就是你发现你每次双击工程文件，都会是默认老版本（或者新版本打开），并不是你要的姿势怎么办呢！修改**注册表**Computer\HKEY_CLASSES_ROOT\Vivado.Project.1\Shell\Open\Command更改成你所需要的姿势版本就可以了。再也不用担心每次打开老版本了。需要的时候再临幸吧
前言Vivado2018.2，配置好MicroBlazeUartlite等BlockDesign后，生成了bin、bin文件，此时烧写到FPGA板子上，发现没有任何动静，所以需要SDK的支持导出Hardware这里使用的Vivado2018.2，最新的Vivado版本，如Vivado2020.2，启动的SDK是：Vitis，启动方式稍微有点不同，后面补充Vivado2020.2版本的操作方法【File】->【Export】->【ExportHardware…】，导出FPGA的硬件设计文件这里勾选【Includebitstream】文件，方便XilinxSDK中下载FPGA程序如果不更改目录，默
解决Vivado仿真卡在executingsimulatestep问题描述：偶然打开vivado仿真时，一直卡在executingsimulatestep，卡的时间不等，过一段时间之后，vivado直接闪退。解决办法：1、强制关闭vivado软件。2、虽然vivado软件关了，但是系统后台还在运行着xsimk进程，需要打开资源监视器，搜索xsimk进程，再强制关闭所有与之有关的进程。3、再把该工程下的xxx.sim文件夹里面的所有仿真缓存删除。4、修改vivado的仿真设置，取消增量式仿真5、再启动仿真，问题解决。（此时可以再重新开启增量式仿真）
在用vivado综合代码时，发现utilization资源利用率很少，查了一下各个模块的LUT使用情况，发现只有.v ，而没有.sv文件。查了下原因主要是synthesis缺少了选项。1、designsources中右键相关sourcefiles的属性选择type为SystemVerilog 2、右键synthesis，选择setting，在MoreOptions选项处加上指令-sfcu 最后综合后查看LUT资源就会发现把整个.sv的模块也综合进去了。
