安装软件我踩过不少坑。这就分享给大家，也当做自己一个记录（省的又花大量时间找解决方法）。1.打开ise跳出如下警告并无法打开ise使用。警告VC++2008runtimelibrariesarenotinastalled. 翻译成中文：未安装VC++2008运行时库通过运行可再发行组件，请安装运行时库{安装根目录}\common\bin\nt\vcredist_x86.exe。您需要具有管理权限才能运行VC++2008可再发行。网上说法: 在ISE的安装目录下找到vcredist_x86.exe可执行文件，运行即可解决，vcredist_x86.exe可执行文件路径为：D:\ISE
1简介第一次在Xilinx7seriesFPGA上实现万兆网UDP设计。具体的实现思路参考米联客的实现方案，但是由于米联客的udp协议栈只提供了网表文件，所以对于他们的内容没有深究，只是用来作为前期链路通断的验证方案。建议初次上板实现时最好先想办法验证一下硬件，防止硬件有问题导致网络连接不通。2硬件部分2.1开发板开发板随意，只要带光口就可以。我使用的是米联客MK7325FA开发板。（最好测试一下GTX的眼图，防止自己制板的不确定性）2.2万兆网卡一定要选择可靠的厂家。各家质量参差不齐，我初次使用也不太清楚具体区别。最好选择主控芯片是intel82599的网卡，支持PCIE3.0X8。2.3光
XilinxFPGA开发软件：让FPGA开发更加高效FPGA（FieldProgrammableGateArray）是一种硬件设计语言，可以用来构建可重构的数字电路。在FPGA的开发过程中，XilinxFPGA开发软件是必不可少的工具之一。它不仅可以简化FPGA的设计流程，而且还可以提高设计的效率。XilinxFPGA开发软件主要有Vivado和ISE两款软件。Vivado是Xilinx公司推出的新一代SoC(SystemonChip)设计工具，ISE则是较老的FPGA开发工具。下面将分别介绍这两款开发软件的特点和使用方法。首先是Vivado。Vivado支持多种语言，包括VHDL、Veril
信号说明：本部分电路移位输出ShiftOut_r（数据位）和TxParity_r（校验位）两个信号；TxClkEnA为2x比特时钟使能信号，TxClkEnB为1x比特时钟使能信号；FSM1_IsStart、FSM1_IsShift为状态机逻辑的状态信号，分别表示"起始位"、"数据位（含校验位）"状态；THR[7:0]为IP外部输入的待发送数据；Prty_Even,IP内部根据外部控制信号生成的奇偶校验设定值；Prty_Stick, IP内部根据外部控制信号生成的强制奇偶校验设定值针对什么平台？针对Xilinx全系列FPGA：Spartan-3、Virtex-4、Virtex-5、Spartan
关于xilinxfpgaflash烧录失败报错cannotsetwriteenablebitorblock(s)protected最近买了块新板子，固化程序一次就烧录不了，报错ERROR:[Labtools27-3347]FlashProgrammingUnsuccessful:cannotsetwriteenablebitorblock(s)protected记录一下如何解决的吧。一字面意思，flash写保护了。用的开发板上的flash是MX25L25645G，先看手册statusregister。如图保护是bit5到bit0。读一下该寄存器值，时序和手册一致：发现全是1再看一下修改寄存器的
接口传输时序帧接口组帧方式:帧接口时序简单传输数据暂停传输时钟补偿式数据传输显示核心自动中断数据传输时，时钟补偿序列被发送。数据传输暂停时钟补偿数据接收帧式传输方式传输效率有两个因素影响极光64B/66B核心的传输效率: 1.帧的大小。 2.来自gearbox的数据无效请求，每32个user_clk(txusrclk2)周期后发生一次。 GTX和GTH收发器中的gearbox需要定期暂停，以考虑时钟分频比和64B/66B编码。这在AXI4-Stream接口中显示为背压，用户数据需要在每32个周期后停止一个周期(如图)。来自Aurora64B/66B核心
本文旨在通过讲解不同模式的原理图连接方式，进而配置用到引脚的含义(手册上相关引脚含义有四、五页，通过本文理解基本上能够记住所有引脚含义以及使用场景)，熟悉xilinx7系列配置流程，以及设计原理图时需要注意的一些事项，比如flash与FPGA的上电时序。 xilinx配置相关的引脚主要集中在bank0，bank14、bank15也存在一些辅助配置引脚，配置的模式主要由bank0上面的M[2:0]三个引脚的状态决定，总共存在7种不同的配置方式（因为M[2:0]=3’b011不存在），因为M[2:0]三个引脚内部由上拉电阻，所以默认是从串行配置模式(3’b111)，配置模式如下表1所示。表1
兼容NS16550uart，没办法，16550市场地位太高了，后来者设计uart，不宣称兼容16550是会被歧视的。参考了stm32,microchip,EXARXR16M890,TIDSP/MCU。。。市面主流uart控制器，总结出的一个uarttxip需要提供的配置功能（见代码注释）。代码基于VHDL设计，针对XilinxFPGA优化设计，其它平台啥情况，我不知道。
FPGA,Artix-7,MMCM,PLL,400I/O,628MHz,215360单元,950mV至1.05V,FCBGA-676XILINX Artix®-7FPGA系列是一款高性价比FPGA，提供高性能/功耗比，高收发器线路速率，DSP处理，集成AMS。该系列具有MicroBlaze™软处理器，支持1066Mb/sDDR3，是成本和功耗敏感应用的最佳选择，例如软件定义无线电，机器视觉相机，低端无线回程。该产品针对需要串行收发器，高DSP和逻辑吞吐量的低功耗应用进行了优化。具有高达215K逻辑单元，13MbBRAM，740DSP片，929GMAC/s，16个收发器，6.6Gb/s收发器速度
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录序一、前言二、modelsim安装1.安装包2.必要的补充说明三、ise14.7安装1.安装包2.必要的补充说明总结序*使用新手模板记录一下从头开始fpga学习的全部流程。顺到了学长手中的ax309开发板，闲的无聊打发一下时间，也感慨于当时的摸鱼没有好好学习FPGA。但是有一说一，学校的培养体系可能更适合有强大自驱力的同学，从课程到课设到实践，学校的流程是连贯而缺乏严谨的（对我而言）。这里记录一下学习过程。无疑csdn社区中有很多优质答案，但我在学习中仍遇到很多问题，甚至有些是这些优质答案中存在的问题，跟着流程做却不成功的
