VScode配置verilog环境在win11的系统里，ise软件不能运行，而在虚拟机中ise的配置也很费劲，今天在这里教大家在VScode中玩转Verilog。实现代码补全、代码高亮、错误检查实现生成Testbench实现波形仿真所需配置文件iverilog(自带gtkwave)、ctags.exe所需配置文件官方下载网址(速度较慢)iverilog:IcarusVerilogforWindows(bleyer.org)ctags:发布·通用-雄鹿/雄鹿-win32·GitHub特别注意：在安装iverilog时对于安装中的所有选项都勾选，避免出现其它问题。环境变量配置将iverilog文件
1、基于STM32单片机的温度报警器（液晶1602)功能描述： 由STM32F103单片机最小系统+DS18B20温度传感器+1602液晶显示模块+声光报警模块+独立按键组成。视频演示链接：1、基于STM32单片机的温度报警器（液晶1602)仿真图： STM32F103C8T6芯片工作电压在2.0V-3.6V，最佳工作电压在3.3V。芯片具有上电/断电复位(POR/PDR)、可编程电压检测器。芯片可以外接4~16MHZ外部晶体振荡器，且可分频最高可达72MHZ。内部有经过出厂调校的40KHZRC晶体振荡器，可以产生CPU时钟的PLL；带有校准功能的32khz的RTC
1、基于STM32单片机的温度报警器（液晶1602)功能描述： 由STM32F103单片机最小系统+DS18B20温度传感器+1602液晶显示模块+声光报警模块+独立按键组成。视频演示链接：1、基于STM32单片机的温度报警器（液晶1602)仿真图： STM32F103C8T6芯片工作电压在2.0V-3.6V，最佳工作电压在3.3V。芯片具有上电/断电复位(POR/PDR)、可编程电压检测器。芯片可以外接4~16MHZ外部晶体振荡器，且可分频最高可达72MHZ。内部有经过出厂调校的40KHZRC晶体振荡器，可以产生CPU时钟的PLL；带有校准功能的32khz的RTC
创作不易，感谢大家关注支持！需要的可以点击收藏！升压（Boost）变换电路是一种输出电压大于等于输入电压的单管非隔离直流变换电路。它由直流电压源、电感、开关管、二极管、滤波电容、负载电阻组成，升压电路图如图1所示。在上一篇降压（Buck）变换电路中，它的拓扑结构由电压源、串联开关、和电流源负载组成。而升压变换电路是降压变换电路对偶拓扑结构，升压变换器由电流源（电压源串联较大电阻组成）、并联开关、电压源负载（并联电容）组成。通过控制开关管的占空比，进而控制输出电压的大小，升压变换电路的两个工况如图2、图3所示，分别代表开关管导通状态和开关管截止状态。 升压变换电路根据电感电流是否连续，依然分成
创作不易，感谢大家关注支持！需要的可以点击收藏！升压（Boost）变换电路是一种输出电压大于等于输入电压的单管非隔离直流变换电路。它由直流电压源、电感、开关管、二极管、滤波电容、负载电阻组成，升压电路图如图1所示。在上一篇降压（Buck）变换电路中，它的拓扑结构由电压源、串联开关、和电流源负载组成。而升压变换电路是降压变换电路对偶拓扑结构，升压变换器由电流源（电压源串联较大电阻组成）、并联开关、电压源负载（并联电容）组成。通过控制开关管的占空比，进而控制输出电压的大小，升压变换电路的两个工况如图2、图3所示，分别代表开关管导通状态和开关管截止状态。 升压变换电路根据电感电流是否连续，依然分成
PDN仿真笔记9-使用SigrityPowerDC进行IRDrop仿真的方法使用PowerDC进行IRDrop的仿真，分析电源平面的电压跌落及电流密度的分布情况，有利于对电源平面压降、电流载流瓶颈进行分析。（1）打开IRDrop仿真流程按照如下流程打开一个设计文件（2）仿真基本配置按照PowerSI中的配置方式，对叠层进行配置PDN仿真笔记6-使用SigrityPowerSI进行PDN仿真的方法1设置待仿真电源网络可以按照元器件进行自动选择，如下设置电源电压也可以直接在“Netmanager”中设置电压和参考网络（3）设置VRM点击“SetupVRMs”，可以选择自动设置和手动设置。当DCDC
PDN仿真笔记9-使用SigrityPowerDC进行IRDrop仿真的方法使用PowerDC进行IRDrop的仿真，分析电源平面的电压跌落及电流密度的分布情况，有利于对电源平面压降、电流载流瓶颈进行分析。（1）打开IRDrop仿真流程按照如下流程打开一个设计文件（2）仿真基本配置按照PowerSI中的配置方式，对叠层进行配置PDN仿真笔记6-使用SigrityPowerSI进行PDN仿真的方法1设置待仿真电源网络可以按照元器件进行自动选择，如下设置电源电压也可以直接在“Netmanager”中设置电压和参考网络（3）设置VRM点击“SetupVRMs”，可以选择自动设置和手动设置。当DCDC
Modelsim仿真教程1.打开安装好的Modelsim，初次使用时界面如下所示：2.由于是第一次使用，需要新建library弹出的对话框一般保持默认，选择ok3.选中新建的work，然后新建工程弹出的对话框中填入工程名和选择保存路径，然后选择OK4.如果有仿真文件，在弹出的对话框选择存在的文件，否则选择新建文件，这里以新建文件为例进行演示文件名与工程名一不一样都可以，语言类型一般选择Verilog5.仿真文件添加完后，添加源文件，源文件如果已经有了，选择添加已存在文件直接添加，否则创建新文件6.源文件和仿真文件添加完成后，选择Compile进行全编译或者只编译选中的文件，一般情况是进行全编译
Modelsim仿真教程1.打开安装好的Modelsim，初次使用时界面如下所示：2.由于是第一次使用，需要新建library弹出的对话框一般保持默认，选择ok3.选中新建的work，然后新建工程弹出的对话框中填入工程名和选择保存路径，然后选择OK4.如果有仿真文件，在弹出的对话框选择存在的文件，否则选择新建文件，这里以新建文件为例进行演示文件名与工程名一不一样都可以，语言类型一般选择Verilog5.仿真文件添加完后，添加源文件，源文件如果已经有了，选择添加已存在文件直接添加，否则创建新文件6.源文件和仿真文件添加完成后，选择Compile进行全编译或者只编译选中的文件，一般情况是进行全编译
乒乓操作是FPGA设计中常用的一种技巧，它通过数据流控制实现按节拍相互配合的切换，来提高数据处理效率，达到无缝缓冲和处理的效果。本文针对乒乓操作进行学习总结。完整工程乒乓操作的原理一、原理图如下：1、二选一控制器来对缓冲模块1和2进行选择。2、数据缓冲模块一般就是SDRAM，FIFO等。3、每一时刻如何工作：clk1时刻，输入数据data存入到mux1选择的缓冲1中。clk2时刻，将data数据存在mux1选择的缓冲2中，同时mux2选择缓冲1，将缓冲1中的数据送到后续处理中。clk3时刻，mux1选通了缓冲1，将输入data存在缓冲1，同时mux2选择缓冲2，将其中的数据送到后续处理中4、依
