编写代码前，在系统与架构层次上制定完善低功耗方案，可以节省50%以上的功耗。此类低功耗设计和代码描述基本没有关系，往往由系统和架构人员进行设计。此类人员需要较丰富的硬件经验，能对系统有一个良好的整体把握。方案制定后，再交予功能设计人员（例如IC前端设计、FPGA工程师等）实现。多电压技术一般来说，电压越低，功耗越低，但是性能往往会越差。综合功耗与性能的考虑，可以对不同的模块采用不同的电压设计。多电压技术主要有3种：1、各电压区域有固定的电压，如图1所示。2、各电压区域有固定的电压，电压的选择由软件控制，如图2所示。3、自适应的方式，各区域电压可变，电压选择也是由软件控制，又称为动态电压条件，如
编写代码前，在系统与架构层次上制定完善低功耗方案，可以节省50%以上的功耗。此类低功耗设计和代码描述基本没有关系，往往由系统和架构人员进行设计。此类人员需要较丰富的硬件经验，能对系统有一个良好的整体把握。方案制定后，再交予功能设计人员（例如IC前端设计、FPGA工程师等）实现。多电压技术一般来说，电压越低，功耗越低，但是性能往往会越差。综合功耗与性能的考虑，可以对不同的模块采用不同的电压设计。多电压技术主要有3种：1、各电压区域有固定的电压，如图1所示。2、各电压区域有固定的电压，电压的选择由软件控制，如图2所示。3、自适应的方式，各区域电压可变，电压选择也是由软件控制，又称为动态电压条件，如
下表显示了在数字设计的各个层次上可减少功耗的百分比。RTL级之后，功耗的减少量已经非常有限。设计层次改善程度系统级50%~90%RTL级20%~50%门级10%~15%晶体管级5%~10%版图级作为一个编写Verilog的伪码农，系统级减少功耗的工作也可参与一些，但重点应该放在RTL级来减少功耗。下面就分2节来介绍从RTL级来减少功耗的常用方法。并行与流水对于一个功能模块，可以通过并行的方式实现，也可以通过流水线的方式实现，这两种方法都是用资源换速度。在一定的场合下灵活的使用这两种方法，可以降低功耗。并行处理并行处理，可以同时处理多条执行语句，使执行效率变高。所以在满足工作需求的条件下，采用并
下表显示了在数字设计的各个层次上可减少功耗的百分比。RTL级之后，功耗的减少量已经非常有限。设计层次改善程度系统级50%~90%RTL级20%~50%门级10%~15%晶体管级5%~10%版图级作为一个编写Verilog的伪码农，系统级减少功耗的工作也可参与一些，但重点应该放在RTL级来减少功耗。下面就分2节来介绍从RTL级来减少功耗的常用方法。并行与流水对于一个功能模块，可以通过并行的方式实现，也可以通过流水线的方式实现，这两种方法都是用资源换速度。在一定的场合下灵活的使用这两种方法，可以降低功耗。并行处理并行处理，可以同时处理多条执行语句，使执行效率变高。所以在满足工作需求的条件下，采用并
门控时钟通常情况下，时钟树由大量的缓冲器和反相器组成。而时钟信号为设计中翻转率最高的信号，时钟树的功耗可高达整个设计功耗30%。加入门控时钟（clockgating）电路，可减少时钟树的开关行为，能节省开关功耗。同时，时钟引脚开关行为的减少，寄存器的内部功耗也会减少。所以，采用门控时钟，可以有效地降低功耗。实现原理通俗来讲，当模块或触发器不工作时，将时钟关闭而不影响正常功能的逻辑，可以称之为门控时钟逻辑。此时时钟并不是一直存在的，所以可以形象的称之为门控时钟。实现门控时钟的方法主要有以下3种。1、使用与逻辑最简单的方法，是直接将时钟使能控制（门控）信号与时钟做"与"逻辑。例如对一块ram的时钟
门控时钟通常情况下，时钟树由大量的缓冲器和反相器组成。而时钟信号为设计中翻转率最高的信号，时钟树的功耗可高达整个设计功耗30%。加入门控时钟（clockgating）电路，可减少时钟树的开关行为，能节省开关功耗。同时，时钟引脚开关行为的减少，寄存器的内部功耗也会减少。所以，采用门控时钟，可以有效地降低功耗。实现原理通俗来讲，当模块或触发器不工作时，将时钟关闭而不影响正常功能的逻辑，可以称之为门控时钟逻辑。此时时钟并不是一直存在的，所以可以形象的称之为门控时钟。实现门控时钟的方法主要有以下3种。1、使用与逻辑最简单的方法，是直接将时钟使能控制（门控）信号与时钟做"与"逻辑。例如对一块ram的时钟
