本篇文章包含的内容一、TIM定时器1.1TIM定时器简介1.2TIM定时器类型及其工作原理简介1.2.1基本定时器工作原理及其结构1.2.2通用定时器工作原理及其结构1.2.3高级定时器工作原理及其结构二、定时中断和内外时钟源选择2.1定时中断的基本结构2.2时基单元运行时序举例2.2.1缓冲（影子）寄存器2.2.2预分频器时序分析2.2.3计数器时序分析2.2.4RCC时钟树简介2.3定时中断和时钟源选择相关库函数使用2.4定时器定时中断实例2.5定时器外部时钟选择 本次课程采用单片机型号为STM32F103C8T6。 课程链接：江科大自化协STM32入门教程 往期笔记链接： S
本章将学习如何利用ARMPMU的CycleCounter，来计算出CPU的时钟周期，从而计算出CPU的时钟频率。在介绍计算方法前，有必要先介绍下什么是时钟周期、机器周期以及指令周期。如何计算出CPU的时钟频率一，时钟周期，机器周期以及指令周期1.1时钟周期（clockcycle）以及时钟频率（clockfrequency）1.2机器周期（MachineCycle）/CPU周期（CPUCycle）1.3指令周期（InstructionCycle）1.4指令周期、机器周期以及时钟周期之间的关系二，PMU的CycleCounter2.1PMCCNTR_EL0,PerformanceMonitorsC
跨时钟域处理的概念详见：【Verilog】跨时钟域处理（一）——多bitMUX同步脉冲同步电路的概念和框架从A时钟域提取一个单时钟周期宽度脉冲，然后在新的时钟域B建立另一个单时钟宽度的脉冲。A时钟域的频率是B时钟域的10倍；A时钟域脉冲之间的间隔很大，无需考虑脉冲间隔太小的问题。电路的接口如下图所示。data_in是脉冲输入信号，data_out是新的脉冲信号；clk_fast是A时钟域时钟信号，clk_slow是B时钟域时钟信号；rst_n是异步复位信号。脉冲同步电路解析和代码本电路设计三个过程：1.脉冲输入时，将“脉冲信号转化为电平信号”：当检测到data_in拉高(持续一周期的脉冲)，p
deng@广州2023.3.16前言在我们的一个应用中，采用ADC采集数据，ADC的采样时钟信号由FPGA提供。由于场景需求，需要动态调整输出时钟的相位，因此，本文主要讲述了如何使用MMCM进行动态调整输出时钟相位。概述MMCM的使用方法，最好先看一下文档：ug472_7Series_Clocking.pdf在里边有讲到如何使用mmcm进行动态相位调整。本文主要是简要的讲述如何进行IP设置，仿真验证需要注意什么事项。IP说明IP的配置说明其他的设置就是正常的设置MMCM。IP接口信号说明Psclk：相位调整的时钟；Psen：相位调节的使能信号；Psincdec：相位调整的方向，输出时钟的相位正
【BUFG】——FPGA时钟缓冲器的设计与应用在FPGA设计中，时钟信号是非常重要的。为了保证时钟信号的稳定性和可靠性，需要在时钟信号传输路径中添加缓冲器。BUFG（BufferedClock）是一种常用的时钟缓冲器，它可以帮助我们有效地解决时钟缓冲问题。BUFG的设计非常简单，只需要将时钟信号导入BUFG的输入端口即可。下面是Verilog代码：//BUFG的例化BUFGbufg_inst(.I(clk),//时钟信号输入.O(clk_buf)//缓冲后的时钟信号输出);我们可以使用Vivado等综合工具对BUFG进行仿真和综合。在实际应用中，BUFG主要被用于时钟信号的传输，能够有效地提高
目录MIG整体介绍MIG的时钟架构MIG配置过程中时钟的含义和设置ClockPeriodPHYtoControllerClockRatioVCCAUX_IOInputClockPeriodSystemClockReferenceClockMIG整体介绍MIG的时钟架构从上面的时钟架构中，可以看出，有以下几种时钟：时钟名称方向（相对于MIG）说明referenceclock输入供idelayctrl使用，通常需要200MHz，可以外部提供（single-end，differential），也可以内部提供（nobuffer，usesystemclock）。对DDR频率>667MHz时，参考时钟需
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档LMK04828时钟芯片配置历程——SPI接口总结最近有一个开发板需要去调试，开发板上包含了AD9371和LMK04828时钟芯片，而我的任务是需要将他们都配置起来。尽管开发板是配有参考例程的，但开发板的参考例程和我的平台不一样，我直接移植过来之后发现跑不了，最后抓取波形一看SPI配置信息根本没有发出来。所以想一步成功的希望落空了。接下来还是一步一步进行验证了LMK04828的管脚图因为这个芯片是通过SPI接口来进行配置的，那么自然的，首先就需要验证SPI接口是不是可以正常通信的，写一个地址，然后回读，看正不正确。只要确定了这里没
首先对一个网络做出如下规划两台计算机分别在一个网段，PC1在192.168.0.0/24网段，PC2在192.168.2.0/24网段。两台路由器相连的接口在192.168.1.0/24网段。这里要注意的是路由器的Ethernet0/0/8是路由器的接口，而Ethernet0/0/0-Ethernet0/0/7则是交换机接口。1.给计算机配置IP地址，网关，改名称PC2的配置与PC1相同2.启动所有设备，路由器的界面图下用户视图下面，我们只能对路由器进行一些查看操作，比如查看运行状态或者其他参数。例如用户视图下面，可以使用displayversion，来查看VRP的版本号这里Tab键可以进行自
背景什么是隐私讲差分隐私前，说一下什么是隐私其实隐私这个定义，各家有各家的说法，而且各人有各人不同的考量。目前普遍比较接受的是：“单个用户的某一些属性”可以被看做是隐私。这个说法里所强调的是：单个用户。也就是说，如果是一群用户的某一些属性，那么可以不看做隐私。举个例子：医院说，抽烟的人有更高的几率会得肺癌。这个不泄露任何隐私。但是如果医院说，张三因为抽烟，所以有了肺癌。那么这个就是隐私泄露了。好，那么进一步，虽然医院发布的是趋势，说抽烟的人更高几率得肺癌。然后大家都知道张三抽烟，那么是不是张三就会有肺癌呢？那么这算不算隐私泄露呢？结论是不算，因为张三不一定有肺癌，大家只是通过一个趋势猜测的。所
写在前面本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。在FPGA和ASIC设计中，时钟信号的好坏很大程度上影响了整个系统的稳定性，本文主要介绍了数字设计中的非理想时钟的偏差来源与影响。（本文长度约三千字，请耐心阅读，本人水平有限，如有纰漏与错误，欢迎留言讨论）理想时钟在数字设计中的理想时钟如下图所示：理想时钟的特点如下：时钟无重叠：任意时刻下，Φ与Φ非的与恒为零；全轨输出：VDD-V(Φ)=V(Φ非)；时钟无延迟、无偏斜、无抖动。非理想性时钟在数字设计中的非理想时钟如下图所示，和理想时钟相对立，如果不满足上述的理想时钟的相关特点，可认为其实一个非理想时钟。对上图进行
