摘要：华为云数据库创新Lab在论文《MARINA:AnMLP-AttentionModelforMultivariateTime-SeriesAnalysis》中提出了华为自研的自回归时序神经网络模型，可用于时序数据的预测以及异常检测。本文分享自华为云社区《CIKM'22MARINA论文解读》，作者：云数据库创新Lab。华为云数据库创新Lab在论文《MARINA:AnMLP-AttentionModelforMultivariateTime-SeriesAnalysis》中提出了华为自研的自回归时序神经网络模型，可用于时序数据的预测以及异常检测。本文发表在CIKM'22上，CIKM会议是由美国
摘要：华为云数据库创新Lab在论文《MARINA:AnMLP-AttentionModelforMultivariateTime-SeriesAnalysis》中提出了华为自研的自回归时序神经网络模型，可用于时序数据的预测以及异常检测。本文分享自华为云社区《CIKM'22MARINA论文解读》，作者：云数据库创新Lab。华为云数据库创新Lab在论文《MARINA:AnMLP-AttentionModelforMultivariateTime-SeriesAnalysis》中提出了华为自研的自回归时序神经网络模型，可用于时序数据的预测以及异常检测。本文发表在CIKM'22上，CIKM会议是由美国
VL21 根据状态转移表实现时序电路写一个简单的Moore状态机就可以了，太短就懒得写三段式了。`timescale1ns/1nsmoduleseq_circuit(inputA,inputclk,inputrst_n,outputwireY);reg[1:0]state;always@(posedgeclkornegedgerst_n)beginif(~rst_n)state0;elsebegincase(state)0:state3:1;1:state0:2;2:state1:3;3:state2:0;endcaseendendassignY=(state==2'b11);endmodul
VL21 根据状态转移表实现时序电路写一个简单的Moore状态机就可以了，太短就懒得写三段式了。`timescale1ns/1nsmoduleseq_circuit(inputA,inputclk,inputrst_n,outputwireY);reg[1:0]state;always@(posedgeclkornegedgerst_n)beginif(~rst_n)state0;elsebegincase(state)0:state3:1;1:state0:2;2:state1:3;3:state2:0;endcaseendendassignY=(state==2'b11);endmodul
VL25 输入序列连续的序列检测这种题用移位寄存器是最方便的，用状态机会麻烦很多。`timescale1ns/1nsmodulesequence_detect(inputclk,inputrst_n,inputa,outputregmatch);reg[7:0]seq;always@(posedgeclkornegedgerst_n)beginif(~rst_n)beginseq0;match0;endelsebeginseq6:0],a};if(seq==8'b01110001)match1;elsematch0;endendendmoduleVL26 含有无关项的序列检测和上一题一样用移位
VL25 输入序列连续的序列检测这种题用移位寄存器是最方便的，用状态机会麻烦很多。`timescale1ns/1nsmodulesequence_detect(inputclk,inputrst_n,inputa,outputregmatch);reg[7:0]seq;always@(posedgeclkornegedgerst_n)beginif(~rst_n)beginseq0;match0;endelsebeginseq6:0],a};if(seq==8'b01110001)match1;elsematch0;endendendmoduleVL26 含有无关项的序列检测和上一题一样用移位
VL33 非整数倍数据位宽转换8to12和上一题一样的，注意valid_out输出时加一个valid_in（其实32题也要加，不过不加仿真也能过）。`timescale1ns/1nsmodulewidth_8to12(inputclk,inputrst_n,inputvalid_in,input[7:0]data_in,outputregvalid_out,outputreg[11:0]data_out);reg[2:0]count;always@(posedgeclkornegedgerst_n)beginif(~rst_n)count0;elseif(valid_in)count2)?co
VL33 非整数倍数据位宽转换8to12和上一题一样的，注意valid_out输出时加一个valid_in（其实32题也要加，不过不加仿真也能过）。`timescale1ns/1nsmodulewidth_8to12(inputclk,inputrst_n,inputvalid_in,input[7:0]data_in,outputregvalid_out,outputreg[11:0]data_out);reg[2:0]count;always@(posedgeclkornegedgerst_n)beginif(~rst_n)count0;elseif(valid_in)count2)?co
DDR5内存的问世，让更多人开始关注内存产品在频率上的更新换代，动辄5000MHz起步的高频设计，确实在数值上给人以震撼和惊艳，也似乎成为了很多用户选购内存产品的不二标准。从而忽视了在内存产品中，一个极为重要的参数设计，即时序。也就是各大内存产品上标注的“40-40-40-77”的一连串数值，有高有低。不同产品的数值，还会出现显著的差异，几乎一个产品一个数值：面对这一连串规律不定的数值，很少有人会关注它们的差异和探究它们到底是啥作用，今天咱们就来盘一盘内存时序。时序到底是什么?内存时序，一言以蔽之指的是内存在处理各种任务操作时遇到的固有延迟的一种数值描述，或者更本质更白话一点，时序指的是内存处
DDR5内存的问世，让更多人开始关注内存产品在频率上的更新换代，动辄5000MHz起步的高频设计，确实在数值上给人以震撼和惊艳，也似乎成为了很多用户选购内存产品的不二标准。从而忽视了在内存产品中，一个极为重要的参数设计，即时序。也就是各大内存产品上标注的“40-40-40-77”的一连串数值，有高有低。不同产品的数值，还会出现显著的差异，几乎一个产品一个数值：面对这一连串规律不定的数值，很少有人会关注它们的差异和探究它们到底是啥作用，今天咱们就来盘一盘内存时序。时序到底是什么?内存时序，一言以蔽之指的是内存在处理各种任务操作时遇到的固有延迟的一种数值描述，或者更本质更白话一点，时序指的是内存处
