信号从快时钟域传输到慢时钟域来时，需要根据信号的特点来进行同步处理。对于单bit信号，一般可按电平信号和脉冲信号来区分。电平信号同步同步逻辑设计中，电平信号是指长时间保持不变的信号。保持不变的时间限定是相对于慢时钟而言的。只要快时钟的信号保持高电平或低电平的时间足够长，以至于能被慢时钟在满足时序约束的条件下采集到，就可以认为该信号为电平信号。既然电平信号能够被安全的采集到，所以从快时钟域到慢时钟域的电平信号也采用延迟打拍的方法做同步。脉冲信号同步同步逻辑设计中，脉冲信号是指从快时钟域输出的有效宽度小于慢时钟周期的信号。如果慢时钟域直接去采集这种窄脉冲信号，有可能会漏掉。假如这种脉冲信号脉宽都是
信号从快时钟域传输到慢时钟域来时，需要根据信号的特点来进行同步处理。对于单bit信号，一般可按电平信号和脉冲信号来区分。电平信号同步同步逻辑设计中，电平信号是指长时间保持不变的信号。保持不变的时间限定是相对于慢时钟而言的。只要快时钟的信号保持高电平或低电平的时间足够长，以至于能被慢时钟在满足时序约束的条件下采集到，就可以认为该信号为电平信号。既然电平信号能够被安全的采集到，所以从快时钟域到慢时钟域的电平信号也采用延迟打拍的方法做同步。脉冲信号同步同步逻辑设计中，脉冲信号是指从快时钟域输出的有效宽度小于慢时钟周期的信号。如果慢时钟域直接去采集这种窄脉冲信号，有可能会漏掉。假如这种脉冲信号脉宽都是
关键词：时钟源，时钟偏移，时钟抖动，时钟转换时间，时钟延时，时钟树，双边沿时钟几乎稍微复杂的数字设计都离不开时钟。时钟也是所有时序逻辑建立的基础。前面介绍建立时间和保持时间时也涉及过时钟偏移的概念。下面将总结下时钟的相关知识，以便更好的进行数字设计。时钟源根据时钟源在数字设计模块中位置的不同，可以将时钟源分为外部时钟源和内部时钟源。外部时钟源：RC/LC振荡电路：利用正反馈或负反馈电路产生周期性变化时钟信号。此类时钟源电路简单，频率变化范围大，但工作频率较低，稳定度不高。无源/有源晶体振荡器：利用石英晶体的压电效应（压力和电信号可以相互转换）产生谐振信号。此类时钟源频率精度高，稳定性好，噪声低
关键词：时钟源，时钟偏移，时钟抖动，时钟转换时间，时钟延时，时钟树，双边沿时钟几乎稍微复杂的数字设计都离不开时钟。时钟也是所有时序逻辑建立的基础。前面介绍建立时间和保持时间时也涉及过时钟偏移的概念。下面将总结下时钟的相关知识，以便更好的进行数字设计。时钟源根据时钟源在数字设计模块中位置的不同，可以将时钟源分为外部时钟源和内部时钟源。外部时钟源：RC/LC振荡电路：利用正反馈或负反馈电路产生周期性变化时钟信号。此类时钟源电路简单，频率变化范围大，但工作频率较低，稳定度不高。无源/有源晶体振荡器：利用石英晶体的压电效应（压力和电信号可以相互转换）产生谐振信号。此类时钟源频率精度高，稳定性好，噪声低
关键词：偶数分频，奇数分频，半整数分频，小数分频初学Verilog时许多模块都是由计数器与分频器组成的，例如PWM脉宽调制、频率计等。分频逻辑也往往通过计数逻辑完成。本节主要对偶数分频、奇数分频、半整数分频以及小数分频进行简单的总结。偶数分频采用触发器反向输出端连接到输入端的方式，可构成简单的2分频电路。以此为基础进行级联，可构成4分频，8分频电路。电路实现如下图所示，用Verilog描述时只需使用简单的取反逻辑即可。如果偶数分频系数过大，就需要对分频系数N循环计数进行分频。在计数周期达到分频系数中间数值N/2时进行时钟翻转，可保证分频后时钟的占空比为50%。因为是偶数分频，也可以对分频系数中
关键词：偶数分频，奇数分频，半整数分频，小数分频初学Verilog时许多模块都是由计数器与分频器组成的，例如PWM脉宽调制、频率计等。分频逻辑也往往通过计数逻辑完成。本节主要对偶数分频、奇数分频、半整数分频以及小数分频进行简单的总结。偶数分频采用触发器反向输出端连接到输入端的方式，可构成简单的2分频电路。以此为基础进行级联，可构成4分频，8分频电路。电路实现如下图所示，用Verilog描述时只需使用简单的取反逻辑即可。如果偶数分频系数过大，就需要对分频系数N循环计数进行分频。在计数周期达到分频系数中间数值N/2时进行时钟翻转，可保证分频后时钟的占空比为50%。因为是偶数分频，也可以对分频系数中
