草庐IT

7.1 Verilog 除法器设计

除法器原理(定点)和十进制除法类似,计算27除以5的过程如下所示:除法运算过程如下:(1)取被除数的高几位数据,位宽和除数相同(实例中是3bit数据)。(2)将被除数高位数据与除数作比较,如果前者不小于后者,则可得到对应位的商为1,两者做差得到第一步的余数;否则得到对应的商为0,将前者直接作为余数。(3)将上一步中的余数与被除数剩余最高位1bit数据拼接成新的数据,然后再和除数做比较。可以得到新的商和余数。(4)重复过程(3),直到被除数最低位数据也参与计算。需要说明的是,商的位宽应该与被除数保持一致,因为除数有可能为1。所以上述手动计算除法的实例中,第一步做比较时,应该取数字27最高位1(3
78910