前言不知道大家有没有一个疑惑，为什么两级同步电路结构能够解决亚稳态问题，之前一直疑惑的地方在于，当第一级DFF发生亚稳态时，他的输出呈现不确定性，会出现0或者1任意一个值。若输入是1，第一级DFF亚稳态之后稳定到了0，那么第二级采样的话不就错了吗？这个问题困扰了很久，现在终于解决了，无非就是同步后的有效信号会延时1拍还是2拍的问题。单比特CDC对于单比特信号在两个时钟之间传递时，一般都会使用两级DFF的电路结构来避免产生亚稳态。以前遇到这种问题都是无脑使用这种同步器，对其为什么能避免亚稳态和它的使用条件从没有考虑过，这不对呀，所谓学东西要学个明白，这次咱就来深入探究下~~首先来了解下什么是亚稳
1.1亚稳态是什么？亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。设计中任何一个触发器都有特定的建立与保持时间，在时钟上升沿前后的这段时间窗口内，数据输入信号必须保持稳定，如果信号在这段时间发生了变化，那么输出将是未知的或者称为“亚稳态”，这种有害状态的传播就叫做亚稳态。在同步系统中，数据相对于时钟总有固定的关系。这种关系瞒足器件的建立和保持时间要求，输
1. 最大限度地避免直接对生产系统进行人为操作最为妥善1.1. 人为干预生产环境会导致问题1.1.1. 把“无须摆弄”做到极致，就是“不可变”的基础设施，因为那里根本就不存在供人摆弄的途径1.1.2. 如果系统需要大量手动操作来保持运行，那么管理员就必须养成始终记日志的习惯1.1.3. 通过限制系统管理员登录生产环境服务器的需求，鼓励更好的运维纪律1.2. 系统应该能够在没有人工干预的情况下，至少运行一个发布周期1.2.1. 系统应在无须手动清理磁盘或每晚重新启动的情况下，至少运行一个发布周期1.2.2. 在发布周期中，那些从版本控制系统中持续部署的微服务，应该非常易于实现稳定部署2. 存储桶
前言本系列整理数字系统设计的相关知识体系架构，为了方便后续自己查阅与求职准备。在FPGA和ASIC设计中，D触发器是最常用的器件，也可以说是时序逻辑的核心，本文根据个人的思考历程结合相关书籍内容和网上文章，聊一聊D触发器与亚稳态的那些事。D触发器结构由传输门和两个反相器组成一个循环电路（锁存器），再由前后两级锁存器按主从结构连接而成。分别用两个反相时钟控制，触发器在时钟有效沿的短期时间“窗口”采样数据。传输门起开关的作用，随着CLK的状态变化切换开关。从输出来看的话，前级的锁存器的值会有序传送给后级（随着时钟输入）。D触发器的工作时序如下图，图中的D为上图D触发器输入端，Q为D触发器输出端。此
这篇文章会将FEM全流程走一遍，包括网格、矩阵组装、求解、后处理。内容是大三时的大作业，今天拿出来回顾下。 1.问题简介 涡轮机叶片需要冷却以提高涡轮的性能和涡轮叶片的寿命。我们现在考虑一个如上图所示的叶片，叶片处在一个高温环境中，中间通有四个冷却孔。假设为稳态，那么叶片内导热微分方程为：内部区域： （扩散方程）边界：（外表面）（内部冷却孔） 2.模型2.1几何模型 我们简化为二维模型，如下图所示： 点坐标：1:0.0,0.0 6:597.6,45.9 11:344.7,50.0 2:20.9,28.8 7:870.0,0.0 12:43
文章目录一、亚稳态1.1降低亚稳态方法二、异步信号处理的方式三、建立和保持时间公式推导3.1建立时间3.1建立时间违例解决方法3.2保持时间违例解决方法四、题目一、亚稳态亚稳态：输入信号的变化发生在时钟有效沿的建立时间和保持时间之间，导致其不满足触发器建立保持时间的时序要求，使得输出有一段时间的不确定状态，这就是亚稳态。1.1降低亚稳态方法1、降低时钟频率2、异步信号同步处理二、异步信号处理的方式1、对于单比特数据，在慢时钟域到快时钟域的数据传输中，需要使用两级触发器进行同步，消除亚稳态，也可以采用握手协议。2、对于多比特数据：采用异步FIFO处理，因为两级同步处理后的数据只能保持稳态，但并不
文章目录1、掌握FPGA开发流程2、时序问题如何解决2.1时序逻辑电路中的亚稳态现象2.2组合逻辑延迟太大导致时序不满足要求2.3组合逻辑中的竞争和冒险问题2.3.1什么是竞争和冒险2.3.2产生原因2.3.3判断方法2.3.4解决方法3、建立时间Tsu和保持时间Th3.1有效/固有建立时间和保持时间3.2时序设计的实质3.3建立时间裕量和保持时间裕量的公式4、时钟偏移和时钟抖动4.1概念4.2如果减少时钟偏移和时钟抖动5、最小工作周期和最大工作频率的计算方式6、简述触发器和锁存器的差别7、同步和异步逻辑、电路7.1同步异步逻辑电路7.2同步复位和异步复位的区别异步复位，同步释放8、异步FIF
文章目录1、掌握FPGA开发流程2、时序问题如何解决2.1时序逻辑电路中的亚稳态现象2.2组合逻辑延迟太大导致时序不满足要求2.3组合逻辑中的竞争和冒险问题2.3.1什么是竞争和冒险2.3.2产生原因2.3.3判断方法2.3.4解决方法3、建立时间Tsu和保持时间Th3.1有效/固有建立时间和保持时间3.2时序设计的实质3.3建立时间裕量和保持时间裕量的公式4、时钟偏移和时钟抖动4.1概念4.2如果减少时钟偏移和时钟抖动5、最小工作周期和最大工作频率的计算方式6、简述触发器和锁存器的差别7、同步和异步逻辑、电路7.1同步异步逻辑电路7.2同步复位和异步复位的区别异步复位，同步释放8、异步FIF
数字IC/FPGA面试常考问题------亚稳态中，为什么打两拍可以消除亚稳态！最近常常被一个问题困扰，痛定思痛决定花时间来弄动它！数字IC/FPGA笔试、面试常考的一个问题就是什么是亚稳态？为什么会产生亚稳态？如何消除亚稳态？其中有一个方法就是打两拍可以减小亚稳态发生的概率！注意措辞！！这里是减小亚稳态的发生概率，而并不是标题上的消除亚稳态。一直并不知道其中原理决定弄懂，并将其记录下来。首先，我们需要了解什么是亚稳态，看下图简单来说，就是当时钟信号上升沿到来的时候正好采样的数据也在发生变化，但是对于采样的时钟信号，如果想要采样得到一个稳定值，在clk的上升沿的前一段时间有一个建立时间TSU和
数字IC/FPGA面试常考问题------亚稳态中，为什么打两拍可以消除亚稳态！最近常常被一个问题困扰，痛定思痛决定花时间来弄动它！数字IC/FPGA笔试、面试常考的一个问题就是什么是亚稳态？为什么会产生亚稳态？如何消除亚稳态？其中有一个方法就是打两拍可以减小亚稳态发生的概率！注意措辞！！这里是减小亚稳态的发生概率，而并不是标题上的消除亚稳态。一直并不知道其中原理决定弄懂，并将其记录下来。首先，我们需要了解什么是亚稳态，看下图简单来说，就是当时钟信号上升沿到来的时候正好采样的数据也在发生变化，但是对于采样的时钟信号，如果想要采样得到一个稳定值，在clk的上升沿的前一段时间有一个建立时间TSU和
