偶数分频器的Verilog实现

核心思想

对于占空比为50%、分频系数为N的偶数分频，其核心思想是使用计数范围为[0, (N/2)-1]的计数器，每当计数器计到最大值时输出时钟翻转一次，其余时间保持不变。

Verilog实现

module clk_div_even #
(	parameter DIV_NUM = 8	)	// 这里设置了可调整的分频系数
(	input		clk_in	,
	input		rst_n	,

	output reg	clk_out
);

parameter CNT_BITS	= $clog2(DIV_NUM) - 1	;	// 求分频系数相应计数器的位数，$clog2(N)是系统函数，表示对N求2的对数
parameter CNT_MAX	= (DIV_NUM >> 1) - 1	;	// 设置计数器的最大值，即 N/2-1

reg	[CNT_BITS: 0]	cnt	;

always @ (posedge clk_in or negedge rst_n) begin
	if (~rst_n) 
		cnt	<= 0;
	else
		cnt <= (cnt == CNT_MAX)? 0: (cnt + 1'b1)	;
end

always @ (posedge clk_in or negedge rst_n) begin
	if (~rst_n)
		clk_out	<= 0	;
	else
		clk_out	<= (cnt == CNT_MAX)? ~clk_out: clk_out	;	// 每当计数器计到最大值时输出时钟翻转一次
end

endmodule

仿真结果

仿真在HDLBits的在线调试平台Iverilog上进行，注意要添加 `probe(rst_n); 语句才能观察到信号。

testbench

module top_module ();
	reg clk_in;
    reg rst_n;
    wire clk_out;
    
	always #5 clk_in = ~clk_in;  // Create clock with period=10
    
	initial `probe_start;   // Start the timing diagram
    `probe(rst_n);
    `probe(clk_in);        // Probe signal "clk"
    `probe(clk_out);
  
	initial begin
        clk_in = 0;
        rst_n = 1;
        #5 rst_n = 0;
        #15 rst_n = 1;
        
        $display ("Finished!");
		#200 $finish;            // Quit the simulation
	end


    clk_div_even  // #(4)
    inst1 (clk_in,rst_n,clk_out);   

endmodule

八分频

输出的第一个0~3周期不完整，也即前面输出的时钟周期较长，时钟频率较低，是没有问题的。

四分频

奇数分频器的Verilog实现

核心思想

奇数分频器设计的核心思想是通过修改计数器的最大值和时钟翻转的条件来调整输出时钟高电平的持续时间。

占空比50%的奇数分频

占空比50%的奇数分频较为复杂。为了实现50%的占空比，需要分别设置上升沿和下降沿触发的计数器，再各自输出当前有效沿下的时钟，最后将二者或起来，得到最终输出的时钟信号。

Verilog实现

module clk_div_odd #
(	parameter DIV_COE = 7	)
(
	input	clk_in	,
	input	rst_n	,

	output	clk_out
);

parameter CNT_BITS = $clog2(DIV_COE)	;
parameter CNT_MAX  = DIV_COE - 1		;

reg [CNT_BITS: 0]	cnt_r, cnt_f;
reg					clk_r, clk_f;

// --- posedge clk --- //
always @ (posedge clk_in or negedge rst_n) begin
	if (~rst_n)
		cnt_r <= 0;
	else
		cnt_r <= (cnt_r == CNT_MAX)? 0: (cnt_r + 1'b1);
end

always @ (posedge clk_in or negedge rst_n) begin
	if (~rst_n)
		clk_r <= 0;
	else
		clk_r <= ((cnt_r == CNT_MAX >> 1) || (cnt_r == CNT_MAX))? ~clk_r: clk_r;
end

// --- negedge clk --- //
always @ (negedge clk_in or negedge rst_n) begin
	if (~rst_n)
		cnt_f <= 0;
	else
		cnt_f <= (cnt_f == CNT_MAX)? 0: (cnt_f + 1'b1);
end

always @ (negedge clk_in or negedge rst_n) begin
	if (~rst_n)
		clk_f <= 0;
	else
		clk_f <= ((cnt_f == CNT_MAX >> 1) || (cnt_f == CNT_MAX))? ~clk_f: clk_f;
end

assign clk_out = clk_r | clk_f;

endmodule

仿真结果

testbench

module top_module ();
	reg clk_in;
    reg rst_n;
    wire clk_out;
    
	always #5 clk_in = ~clk_in;  // Create clock with period=10
    
    // 以下四行是笔者使用的在线调试器中观察信号的语句，若非采用同样的仿真器应该予以删除
	initial `probe_start;   // Start the timing diagram
    `probe(rst_n);
    `probe(clk_in);        // Probe signal "clk_in"
    `probe(clk_out);
    
	// ---- A testbench ---- //
	initial begin
        clk_in = 0;
        rst_n = 1;
        #2 rst_n = 0;
        #7 rst_n = 1;
        
        $display ("Finished!");
		#200 $finish;            // Quit the simulation
	end

    clk_div_odd  // #(5)
    inst1 (clk_in,rst_n,clk_out);   

endmodule

五分频

七分频

占空比小于50%的奇数分频

无需使用下降沿触发器，只需要修改输出时钟翻转的条件即可，让高电平持续较短的时间。

Verilog实现

module clk_div_odd #
(	parameter DIV_COE = 7	)
(
	input	clk_in	,
	input	rst_n	,

	output	reg clk_out
);
parameter CNT_BITS = $clog2(DIV_COE)	;
parameter CNT_MAX  = DIV_COE - 1		;

reg [CNT_BITS: 0]	cnt;

always @ (posedge clk_in or negedge rst_n) begin
	if (~rst_n)
		cnt <= 0;
	else
		cnt <= (cnt == CNT_MAX)? 0: (cnt + 1'b1);
end

always @ (posedge clk_in or negedge rst_n) begin
	if (~rst_n)
		clk_out <= 0;
	else		 // 在计数器计到比最大值小1的位置设置时钟高电平
        clk_out <= ((cnt == CNT_MAX-1) || (cnt == CNT_MAX))? ~clk_out: clk_out;
end

endmodule

仿真结果

七分频

占空比大于50%的奇数分频

同上，无需使用下降沿触发器，只需要修改输出时钟翻转的条件，让高电平持续更长时间。

Verilog实现

module clk_div_odd #
(	parameter DIV_COE = 7	)
(
	input	clk_in	,
	input	rst_n	,

	output	reg clk_out
);

parameter CNT_BITS = $clog2(DIV_COE)	;
parameter CNT_MAX  = DIV_COE - 1		;

reg [CNT_BITS: 0]	cnt;

	`probe(cnt);

always @ (posedge clk_in or negedge rst_n) begin
	if (~rst_n)
		cnt <= 0;
	else
		cnt <= (cnt == CNT_MAX)? 0: (cnt + 1'b1);
end

always @ (posedge clk_in or negedge rst_n) begin
	if (~rst_n)
		clk_out <= 0;
	else		// 在计数器计到1和最大值时各翻转一次，设置时钟高电平。可以修改具体数值以调整占空比
        clk_out <= ((cnt == 1) || (cnt == CNT_MAX))? ~clk_out: clk_out;
end

endmodule

仿真结果

七分频