简要说明

        看见许多博主都有编写SPI协议，但是大都是对一个指定的时序进行FPGA的实现。于是就想编写一个比较常见的SPI通信协议，而且兼顾4种模式和不同数据长度。主要是用来对常见SPI协议的应用，和辅助对萌新对SPI时序，模式的理解。

SPI介绍

        SPI协议是常见的低速通信协议，具体的协议介绍就不太谈了。其它博主有十份优秀的帖子，此处只是说明一下特别注意事项。

        首先是对SPI的使用应该具体到一个芯片的datasheet的时序图，不同的芯片有不同的要求。

        必须理解        cpol  定义数据线 时钟线空闲时的状态 0->低电平 1->高电平。
                              cpha 定义数据在时钟的第几个边沿有效 0->第一个边沿 1->第二个边沿。

        SPI的4种模式就是[cpol，cpha] 组合而成，分别表示sclk空闲的状态和数据有效时刻。 

Verilog的实现    

        在此处的Verilog的实现是基于常见的SPI协议，可以兼顾4种模式和不同数据长度。该程序的核心思想就是利用好cpol，cpha信号，所以对4种模式不需要特别的生成多个对应电路。

主机：

`timescale 1ns / 1ps
//
// Company: 	/-----\
// Engineer:   [|^   ^|]					
//			    |  v  |
//				[-----]
// Create Date: 
// Design Name: 
// Module Name: spi_contrl
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module spi_master#(
parameter 	cpol = 1,		// 定义数据线 时钟线空闲时的状怿 0->低电广 1->高电广
			cpha = 1,		// 定义数据在时钟的第几个上升沿有效 0->第一个上升沿 1->第二个上升沿
			sclk_cycle=10,  //定义sclk占几个clk_i
			data_width=8 	//定义收发位宽
)(	input clk_i,
	input rst_n_i,
	input spi_m_start_i,
	input  [ data_width-1 : 0 ] tx_data_i  ,
	output reg [ data_width-1 : 0 ] rx_data_o ,
	
	output sclk_o,
	output cs_n_o,
	output reg mosi_o,
	input miso_i

	);
	
	reg [5:0] sclk_cnt =0;		//sclk分频计数
	reg 	  sclk     =0;
	reg 	  sclk_dly =0;
	
	reg [5:0] prog_cnt=0;  		//spi程序运行计数	方便后面的赋值
	reg 	  cs_n      ;
	reg   	  spi_start_dly=0;
	reg [ data_width-1 : 0 ] tx_data=0;
	reg [ data_width-1 : 0 ] rx_data=0;
	
	对cs_n信号的处理//
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) 	begin
			cs_n <= 1;
			spi_start_dly <=0;
			end
		else begin 
			spi_start_dly <=spi_m_start_i;
			if( !spi_start_dly && spi_m_start_i)		/主机操作的上升沿就拉低cs_n
				cs_n <=0;
			else if (sclk_cnt==sclk_cycle-1 && prog_cnt == data_width)	//通过计数器实现对spi是否完成的判断，完成后cs_n拉高
				cs_n <=1;
			else cs_n <= cs_n;
		
		end 
	assign cs_n_o =cs_n;	
		
	/时钟分频和程序计数块///
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) begin
			prog_cnt <= 0;
			sclk_cnt <= 0;
			end  
		else if( !cs_n ) begin
			if ( sclk_cnt >= sclk_cycle-1)
				sclk_cnt <= 0;
			else 	sclk_cnt <=sclk_cnt+1;
				
			if (sclk_cnt==sclk_cycle-1 && prog_cnt == data_width)	//prog_cnt计数到data_width+1个 sclk 周期
				prog_cnt <= 0;
			else if (  sclk_cnt >= sclk_cycle-1)
				prog_cnt <= prog_cnt+1;
			else prog_cnt <= prog_cnt;
	
			end 
	//		sclk变化赋值   
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) begin
			sclk	 <= cpol;
			sclk_dly <= cpol;
			end 
		else  begin
		sclk_dly <=sclk;
		if (!cs_n) begin
			if( prog_cnt!=0 && sclk_cnt == 0  )  		//利用cpol信号对sclk进行变化
					sclk <= !cpol;
			else if( prog_cnt!=0 && sclk_cnt == (sclk_cycle/2)  )  	//半个周期就变化一次
					sclk <= cpol;
			end		
		else  sclk <=cpol;
		
		end 
		
	assign sclk_o =sclk;
		
	/输出数据偏移//	
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) 
			tx_data <= 0;  
		else if (!spi_start_dly && spi_m_start_i) 	
			tx_data <= tx_data_i;
		else if (!cs_n  && ((cpha==0 && cpol==0)||(cpha && cpol)) )begin	//0或3模式下的输出数据的高位偏移
				if ( sclk_dly==!cpol && sclk==cpol)
				tx_data <= {tx_data[data_width-2:0],1'b0};
				end 
			else if (!cs_n  &&  ((cpha && cpol==0)||(cpha==0 && cpol))) begin   //1或2模式下的输出数据的高位偏移
				if ( sclk_dly==cpol && sclk==!cpol)
				tx_data <= {tx_data[data_width-2:0],1'b0};
				end
				
				
				
				
			
//输出数据到mosi_o的赋值///
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) 
			mosi_o <= 0;  
		else  if (!cs_n  && !cpha) begin		//还是利用cpha信号下数据变化的特点 cpha==0 时需要提前赋值，
				if ( (prog_cnt==0 && sclk_cnt == (sclk_cycle/2))||(prog_cnt!=0 && sclk_cnt == (sclk_cycle/2+2)))
				mosi_o <= tx_data[data_width-1];
				end 
			else if (!cs_n  && cpha) begin
				if (prog_cnt!=0 && sclk_cnt == (sclk_cycle/2+2)) 
				mosi_o <= tx_data[data_width-1];
				end
				
	always @(posedge clk_i or negedge rst_n_i)			//输入的数据介绍
		if(!rst_n_i) 
			rx_data <= 0;  
		else if (prog_cnt ==data_width-1&&sclk_cnt==sclk_cycle-1)
				rx_data_o<=rx_data;
		else  if (!cs_n  && ((cpha==0 && cpol==0)||(cpha && cpol))) begin
				if ( sclk_dly==!cpol && sclk==cpol)
				rx_data <= {rx_data[data_width-2:0],miso_i};
				end 
			else if (!cs_n  &&  ((cpha && cpol==0)||(cpha==0 && cpol))) begin
				if ( sclk_dly==cpol && sclk==!cpol)
				rx_data <= {rx_data[data_width-2:0],miso_i};
				end			
				
			
	
endmodule

从机：

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
//
// Design Name: 		/-----\
//					   [|^   ^|]
//						|  v  | 
//						|-----|
//
// Module Name: spi_salve
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module spi_salve#(
parameter 	cpol = 1,		// 定义数据线 时钟线空闲时的状态 0->低电平 1->高电平
			cpha = 1,		// 定义数据在时钟的第几个沿有效 0->第一个沿 1->第二个沿
			data_width=8 	//定义收发位宽
)(	input clk_i,
	input rst_n_i,
	input spi_s_start_i,
	input  [ data_width-1 : 0 ] tx_data_i  ,
	output reg [ data_width-1 : 0 ] rx_data_o ,
	input  sclk_i,
	input  cs_n_i,
	input  mosi_i,
	output miso_o

	);
	
	reg prog_flag	 =0;    //定义一个发数据操作寄存器 当salve有数据要发送而且没有完成时 为高
	reg spi_start_dly=0;
	reg spi_start_dly_1=0;
	reg cs_n_dly	 =0;
	reg sclk		 =cpol;
	
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) begin	
			sclk  <= cpol;
			end 
		else sclk <= sclk_i;
	
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) begin	
			prog_flag 		<= 0;
			spi_start_dly	<= 0;
			spi_start_dly_1 <= 0;
			cs_n_dly		<= 0;
			end 
		else begin
			spi_start_dly 	<= spi_s_start_i;
			spi_start_dly_1	<=spi_start_dly;
			cs_n_dly		<= cs_n_i;
			if( !spi_start_dly && spi_s_start_i  )///对程序进行的判断
				prog_flag <= 1;
			else if ( cs_n_dly && cs_n_i )
				prog_flag <= 0;
			end 
			
			
	reg [ data_width-1 : 0 ] tx_data = 0;		
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) 			
		 tx_data <= 0;		
		else if ( !spi_start_dly && spi_s_start_i )	
				tx_data <= tx_data_i;
			else if ( prog_flag ) begin
					if ( !cpha &&  sclk==cpol && sclk_i==!cpol)	//cpha==0 sclk的cpol变沿进行发数据变化
						tx_data <={ tx_data[ data_width-2:0 ],1'b0};
				else if ( cpha &&  sclk==!cpol && sclk_i==cpol)
						tx_data <={ tx_data[ data_width-2:0 ],1'b0};
			end 
				
			
			
	reg miso =0;
	
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) 			
		 miso <= 0;
		else  if ( !cs_n_i ) begin
				if ( cpha &&  sclk==cpol && sclk_i==!cpol)
						miso <=tx_data[ data_width-1];
				else if ( !cpha &&  ((sclk==!cpol && sclk_i==cpol) || (!spi_start_dly_1 && spi_start_dly))) 
						miso <=tx_data[ data_width-1];
			end 
			else miso <=0;
				
		assign miso_o = miso;

	reg [ data_width-1 : 0 ] rx_data=0;	
	always @(posedge clk_i or negedge rst_n_i)
		if(!rst_n_i) 	begin		
		 rx_data <= 0;
		 rx_data_o<=0;
		 end
		 else if ( !cs_n_dly && cs_n_i )
			rx_data_o<=rx_data;
		else  if ( !cs_n_i ) begin
				if ( !cpha &&  sclk==cpol && sclk_i==!cpol)		//cpha==0 sclk的cpol变沿进行收数据变化	
						rx_data  <={rx_data[ data_width-2 : 0 ],mosi_i};
				else if ( cpha &&  (sclk==!cpol && sclk_i==cpol)) 
						rx_data  <={rx_data[ data_width-2 : 0 ],mosi_i};
			end 
	
	 
	
	
	
endmodule

仿真：

`timescale 1ns / 1ps


// Company: 
// Engineer:
//
// Create Date:   
// Design Name:   spi_contrl
// Module Name:   E:/FPGA/vivado/spi_test/spi_ise/spi_master/spi_contrl_tb.v
// Project Name:  spi_master
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: spi_contrl
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 


module spi_contrl_tb;

parameter 	cpol = 0;		// 定义数据线 时钟线空闲时的状怿 0->低 1->高
parameter	cpha = 0;		// 定义数据在时钟的第几个上升沿有效 0->第一个沿 1->第二个沿
parameter	sclk_cycle=10;  //定义sclk占几个clk_i
parameter	data_width=12; 	//定义收发位宽


	reg clk_i;
	reg rst_n_i;
	reg spi_start_i;
	reg [ data_width-1 : 0 ]tx_data_i  ,tx_data_s;
	wire[ data_width-1 : 0 ] rx_data_o ;
	
	wire sclk_o;
	wire cs_n_o;
	wire mosi_o;
	reg   miso_i;


 spi_master#(
 	.cpol(cpol),			// 定义数据线 时钟线空闲时的状怿 0->低 1->高
	.cpha(cpha),			// 定义数据在时钟的第几个上升沿有效 0->第一个沿 1->第二个沿
	.sclk_cycle(sclk_cycle),//定义sclk占几个clk_i
	.data_width(data_width) //定义收发位宽
			

)spi_contrl_u(	
	.clk_i		(clk_i		),
	.rst_n_i		(rst_n_i		),
	.spi_m_start_i(spi_start_i),
	.tx_data_i	(tx_data_i	),
	.rx_data_o	(rx_data_o	),
	             
	.sclk_o		(sclk_o		),
	.cs_n_o		(cs_n_o		),
	.mosi_o		(mosi_o		),
	.miso_i		(miso_i		)

	);
	
reg spi_start_s	;
	
 spi_salve#(
 	.cpol(cpol),				// 定义数据线 时钟线空闲时的状怿 0->低  1->高
	.cpha(cpha),				// 定义数据在时钟的第几个上升沿有效 0->第一个沿 1->第二个沿
                                
	.data_width(data_width) 	//定义收发位宽
			

)spi_salve_u(	
	.clk_i		(clk_i		),
	.rst_n_i		(rst_n_i		),
	.spi_s_start_i(spi_start_s),
	.tx_data_i	(	tx_data_s),
	.rx_data_o	(	),
	             
	.sclk_i		(	sclk_o	),
	.cs_n_i		(	cs_n_o	),
	.mosi_i	(	mosi_o	),
	.miso_o		(		)

	);
	
	
	
always #5 clk_i=~clk_i;

initial begin

	clk_i=0;
	rst_n_i=0;
	spi_start_i=0;
	tx_data_i =  12'b1010101110 ;
	miso_i=0;
	spi_start_s=0;
#100;
	rst_n_i=1;
#100;	
	spi_start_i=1;
	tx_data_i =  12'b1010101110 ;
	spi_start_s=1;
	tx_data_s<=12'b10101010101111;
#20;
	spi_start_i=0;
spi_start_s=0;
#10;


	


end 
      
endmodule

仿真图：

2模式12bit仿真图

        在仿真图中粉色是常量，粉色上面信号是主机信号，下面是从机信号。分析2模式可以看见，主机输出mosi_o在sclk的下降沿有效。所以tx_data在另外的沿变化。

 0模式12bit仿真图

        该仿真直接把主机从机连接就行，需要注意的是在从机的start信号必须在sclk没有对数据操作前完成，否则影响tx_data的值。4种模式都仿真过，数据没有错误。读者可以自己多试试，有错误希望各位提醒一下。该程序主要利用好cpol，cpha信号。完成对4种模式的兼容，有大佬说可以用状态机，如果大家有需要也可以实验室用状态机编写。