为了自己以后需要这些知识的时候，可以方便查阅，仅仅代表自己的观点，不一定正确。
建立时间、保持时间和传输延迟时间都是和触发器的动态特性有关，因此必须介绍一下触发器，一个简单的触发器除了有输入和输出信号，还有一个触发信号，我们通常称这个信号为时钟信号，只有触发信号的到来，触发器的输出信号才会发生改变，一个简单触发器示意图如下所示：
建立时间（setup time）：时钟沿到来之前输入信号D必须保持稳定的最小时间，如下图所示：
保持时间（hold time）：时钟沿到来之后输入信号D必须保持稳定的时间，如上图所示。
传输延迟时间（clk-to-q time）：输入D满足setup/hold time要求，从时钟沿到来时刻到输出端Q变化至稳定的时间。
如下图所示为的CMOS边沿触发D触发器的典型电路，其中FF1和FF2是两个利用CMOS传输门组成的电平触发D触发器，边沿D触发器的工作原理如下：
当CLK=0时，C=0、C’=1,TG1导通、TG2截止，D端的输入信号送入FF1，使Q1=D。而且，在CLK=0期间Q1的状态将一直跟随D的状态而变化。同时，由于TG3截止TG4导通，FF2保持原来的状态不变。
当CLK的上升沿到达时，C=1、C’=0,TG1变为截止、TG2变为导通。由于反相器G1的输入电容的存储效应，G1输入端的电压不会立刻发生改变。于是Q1在TG1变为截止前的状态被保存了下来。同时，随着TG4变为截止、TG3变为导通，Q1的状态通过TG3和G3、G4送到了输出端，使Q=D。
从上文分析一个最基本的D触发器工作原理，建立时间是指输入信号应当先于时钟信号CLK动作沿到达的时间。为了保证触发器可靠的翻转，在C和C’状态改变以前FF1中Q1的状态必须稳定地建立起来，使Q1=D。由于加到D端输入信号需要经过传输门TG1和反向器G1和G2的传输延迟时间才能达到Q1端，而在CLK的上升沿到达后，只需经过反相器G5的传输延迟时间C’的状态即开始改变（在这里我们规定传输门从控制信号跳变到它的输出状态改变的延迟时间、反相器的传输延迟都为td），因此D端的输入信号必须先于CLK的上升沿至少2td的时间达到，所以这里D触发器的建立时间最小为2td。
保持时间是指时钟信号CLK动作沿到达后，输入信号仍需要保持不变的时间。CLK动作沿到达后，需要经过G5，关闭传输门，花费的时间为2td，在这个时间期间，输入信号数据必须保持稳定。
传输延迟时间是指从CLK动作沿到达开始，直到触发器输出的新状态稳定建立所需要的时间。FF2输出端的Q的新状态需要经过C、C’、TG3和G3的传输延迟后才能建立起来，所以Q端的传输延迟为4td，Q’端的传输延迟为5td。
如下图所示是静态CMOS反相器的示意图，该反相器由两个mos管构成,上面是PMOS,下面是NMOS。当输入电压Vin为高电平时，NMOS管导通，PMOS管截止。输出电压Vout为0.当输入电压Vin为低电平（0）时，NMOS管截止，PMOS管导通。输出电压Vout为Vdd。
下图反映了反相器的瞬态响应曲线，黑色曲线表示输入电压Vin，红色电压表示输出电压Vout，当输入电压Vin从低电压变为高电压时，输出电压Vout并不是立即变为0，需要经过电容放电，是要经过一段时间后之后才变为低电平（0）。输入电平Vin由高电平变为低电平，输出电压Vout也不是突变为高电平，需要电源对电容充电，这也是需要经过一段时间。一个反相器的总传播延时tp=(tpHL+tpLH)/2，这里tpHL为由高至低翻转的传播延时，tpLH为由低至高翻转的传播延时。正是因为晶体管级别存在的传播延时才导致了时序电路需要做时序约束，在设计电路的时候需要满足触发器的建立时间和保持时间。
数字电路上时序的要求归根结底是因为管级电路的翻转不是突变的，是有延时的，需要电容充放电。
1 数字集成电路——电路、系统与设计（第二版）
2 数字电子技术基础（第六版）
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