不经意间看到几年前自己写的 FGPA 设计，代码风格勉强说的过去，但是逻辑设计方面的安全隐患比比皆是。许多初学者编写 Verilog 代码，基本都是按照 C 语言的思维和风格去设计，造成了很多不规范的共性问题。
本节主要总结一些不规范且危险的 Verilog 设计。主要针对可综合的数字设计，testbench 是仿真程序，一般情况下要求不是很严格。
代码规范要讲述的内容与编码风格是不一样的。编码风格只是建议，设计者可以不按照本教程编码风格的建议，随心所欲的畅写代码。只要逻辑正确，电路安全，哪怕写成柳絮满天飞的风格，编译器能正常编译正常仿真即可。设计者可以高傲的说，写自己的代码，让别人猜去吧！
代码规范是在一定程度上必须要遵从的规则，否则可能会对数字电路逻辑的正确性造成一定影响。除非针对某种特殊的设计，或个人轻车熟路、把握十足，可以稍微的越界 Verilog 代码规范，否则在设计中还是建议多注意这些规范。尤其初学者特别容易触犯此类问题。
变量声明时不要对变量进行赋初值操作。如果变量声明时设置初始值，仿真时变量会有期望的初值，但综合后电路的初始值是不确定的。如果信号初值会影响逻辑功能，则仿真过程可能会因验证不充分而错过查找出逻辑错误的机会。例如下面描述是不建议的：
reg [31:0] wdata = 32'b0 ;
赋初值操作应该在复位状态下完成，也建议寄存器变量都使用复位端，以保证系统上电或紊乱时，可以通过复位操作让系统恢复初始状态。
建议设计时，时钟采用正边沿逻辑，复位采用负边沿逻辑。复位设计详见《5.1 复位简介》。
复位时语句块中所有的信号都应该赋予初值，不要漏掉相关信号。
always @(posedge clk or negedge rstn) begin
if (!rstn) begin
cnt <= 'b0 ; //漏掉 cout 赋初值，很危险
end
else if (cnt == 10) begin
cnt <= 4'b0 ;
cout <= 1'b1 ;
end
else begin
cnt <= cnt + 1'b1 ;
cout <= 1'b0 ;
end
end
不到万不得已不要在 2 个 always 块中分别使用同一时钟的上升沿和下降沿逻辑，否则会引入相对复杂的时钟质量和时序约束的问题。
//建议尽量避免 2 个 always 块 2 个时钟边沿的逻辑
always @(posedge clk) begin
a <= b ;
end
always @(negedge clk) begin
c <= d ;
end
禁止在一个 always 块中同时将时钟的双边沿作为触发条件，编译、仿真可能会按照设计人员的思想进行，但此类电路往往不可综合，或综合后电路功能不会符合预期。
//禁止一个 always 块中使用双边沿逻辑
always @(posedge clk or negedge clk) begin
a <= b ;
end
禁止在 2 个 always 块中为同一个变量赋值，这是很多初学者容易犯的错误。
//此设计是错误的
always @(posedge clk) begin
a <= b ;
end
always @(negedge clk) begin
a <= d ;
end
一个 always 块中不要存在多个并行或不相关的条件语句，使用多个 always 分别描述。
当一个 always 语句中存在多个并行或不相关的条件语句时，仿真的执行结果或综合的实际电路中，不相关的条件语句都是并行执行的。但是仿真过程可能是顺序执行的，如果有延迟信息可能会导致不可以预知的错误结果。且该写法可读性较差，功能结构划分不明显。
//不推荐
always @(posedge clk) begin
if (a == b)
data_t1 <= data1 ;
if (a == b && c == d)
data_t2 <= data2 ;
else
data_t2 <= 'b0 ;
end
//推荐分开写
always @(posedge clk) begin
if (a == b)
data_t1 <= data1 ;
end
always @(posedge clk) begin
if (a == b && c == d)
data_t2 <= data2 ;
else
data_t2 <= 'b0
end
设计中尽量使用同步设计。
必须要使用异步逻辑时，一定要对不同时钟域之间的信号进行同步处理，不能直接使用相关信号，否则会产生亚稳态电路。同步处理具体实现请参考《4.1 同步与异步》及其后面相关章节。
尽量不要直接将时钟信号与普通变量信号做逻辑操作，或对时钟信号进行电平信号的检测判断。例如下列描述都是不建议的。
assign clk_gate = clk & clken ;
assign dout = (clk == 1'b1) ? din : 0 ;
always @(posedge clk) begin
if (clk = 1'b1)
data_t1 <= data1 ;
end
不同条件下对时钟进行选择时，不能直接使用选择逻辑，否则会出现毛刺现象。详见《5.4 时钟切换》。
一般情况下信号变量不要直接使用乘法 *、除法 /、求余数 % 等操作。这些操作符被综合后，结构和时序往往不易控制。应该使用相关优化后的 ip 模块或工艺库中的集成模块。但是 parameter 类型的常量就可以使用此类操作符，因为在编译之初编译器就会计算出常量运算的结果，不会消耗多余的硬件资源。
组合逻辑的条件语句中条件补充完整，组合逻辑的 always 语句中敏感信号要罗列完全，以避免不期望的 Latch 产生。详见《Verilog 教程》章节《6.5 Verilog 避免 Latch》。
逻辑设计时要考虑代码能不能综合成实际电路，会综合成什么样的电路。详见《9.2 可综合性设计》。
例化时，连接输入端的信号可以是 reg 型或 wire 型变量，连接输出端的信号一定是 wire 型变量。但是端口信号声明时，输入信号必须是 wire 型变量，输出信号可以是 reg 型或 wire 型变量。
多个模块例化时，模块名字在前，例化名字在后，且例化名字不能相同。
如何在buildr项目中使用Ruby？我在很多不同的项目中使用过Ruby、JRuby、Java和Clojure。我目前正在使用我的标准Ruby开发一个模拟应用程序，我想尝试使用Clojure后端(我确实喜欢功能代码)以及JRubygui和测试套件。我还可以看到在未来的不同项目中使用Scala作为后端。我想我要为我的项目尝试一下buildr(http://buildr.apache.org/)，但我注意到buildr似乎没有设置为在项目中使用JRuby代码本身!这看起来有点傻，因为该工具旨在统一通用的JVM语言并且是在ruby中构建的。除了将输出的jar包含在一个独特的、仅限ruby
在rails源中:https://github.com/rails/rails/blob/master/activesupport/lib/active_support/lazy_load_hooks.rb可以看到以下内容@load_hooks=Hash.new{|h,k|h[k]=[]}在IRB中，它只是初始化一个空哈希。和做有什么区别@load_hooks=Hash.new 最佳答案 查看rubydocumentationforHashnew→new_hashclicktotogglesourcenew(obj)→new_has
我的主要目标是能够完全理解我正在使用的库/gem。我尝试在Github上从头到尾阅读源代码，但这真的很难。我认为更有趣、更温和的踏脚石就是在使用时阅读每个库/gem方法的源代码。例如，我想知道RubyonRails中的redirect_to方法是如何工作的:如何查找redirect_to方法的源代码？我知道在pry中我可以执行类似show-methodmethod的操作，但我如何才能对Rails框架中的方法执行此操作？您对我如何更好地理解Gem及其API有什么建议吗？仅仅阅读源代码似乎真的很难，尤其是对于框架。谢谢! 最佳答案 Ru
我的假设是moduleAmoduleBendend和moduleA::Bend是一样的。我能够从thisblog找到解决方案,thisSOthread和andthisSOthread.为什么以及什么时候应该更喜欢紧凑语法A::B而不是另一个，因为它显然有一个缺点？我有一种直觉，它可能与性能有关，因为在更多命名空间中查找常量需要更多计算。但是我无法通过对普通类进行基准测试来验证这一点。 最佳答案 这两种写作方法经常被混淆。首先要说的是，据我所知，没有可衡量的性能差异。(在下面的书面示例中不断查找)最明显的区别，可能也是最著名的，是你的
几个月前，我读了一篇关于rubygem的博客文章，它可以通过阅读代码本身来确定编程语言。对于我的生活，我不记得博客或gem的名称。谷歌搜索“ruby编程语言猜测”及其变体也无济于事。有人碰巧知道相关gem的名称吗？ 最佳答案 是这个吗:http://github.com/chrislo/sourceclassifier/tree/master 关于ruby-寻找通过阅读代码确定编程语言的rubygem？，我们在StackOverflow上找到一个类似的问题：
我目前正在使用以下方法获取页面的源代码:Net::HTTP.get(URI.parse(page.url))我还想获取HTTP状态，而无需发出第二个请求。有没有办法用另一种方法做到这一点？我一直在查看文档，但似乎找不到我要找的东西。 最佳答案 在我看来，除非您需要一些真正的低级访问或控制，否则最好使用Ruby的内置Open::URI模块:require'open-uri'io=open('http://www.example.org/')#=>#body=io.read[0,50]#=>"["200","OK"]io.base_ur
前言作为一名程序员，自己的本质工作就是做程序开发，那么程序开发的时候最直接的体现就是代码，检验一个程序员技术水平的一个核心环节就是开发时候的代码能力。众所周知，程序开发的水平提升是一个循序渐进的过程，每一位程序员都是从“菜鸟”变成“大神”的，所以程序员在程序开发过程中的代码能力也是根据平时开发中的业务实践来积累和提升的。提高代码能力核心要素程序员要想提高自身代码能力，尤其是新晋程序员的代码能力有很大的提升空间的时候，需要针对性的去提高自己的代码能力。提高代码能力其实有几个比较关键的点，只要把握住这些方面，就能很好的、快速的提高自己的一部分代码能力。1、多去阅读开源项目，如有机会可以亲自参与开源
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打印1:defsum(i)i=i+[2]end$x=[1]sum($x)print$x打印12:defsum(i)i.push(2)end$x=[1]sum($x)print$x后者是修改全局变量$x。为什么它在第二个例子中被修改而不是在第一个例子中？类Array的任何方法(不仅是push)都会发生这种情况吗？ 最佳答案 变量范围在这里无关紧要。在第一段代码中，您仅使用赋值运算符=为变量i赋值，而在第二段代码中，您正在修改$x(也称为i)使用破坏性方法push。赋值从不修改任何对象。它只是提供一个名称来引用一个对象。方法要么是破坏性