面试基本落下帷幕，对聊到的问题和知识点做一下总结。很多问题回答的不好，结束后也进一步的思考了很多又有了一些新的拓展，也一并总结在这里。

异步FIFO相关

1.异步FIFO的实现原理。

把关键知识点说清楚我觉得问题就不大：格雷码，跨异步打拍，空满信号判断。

【芯片前端】保持代码手感——异步FIFO全解析

2.为什么异步fifo中使用格雷码？

多比特跨异步的知识点，之前也总结过了。

【异步电路碎碎念4】 —— 跨异步的处理方法

3.异步fifo中直接使用格雷码，对异步fifo的深度配置有什么限制？如果规避这种限制？

当场给我问蒙了，幸好现场给了些思考时间，我发现了直接用使用格雷码的话，异步fifo深度只能配置为2的指数次，不能配置为5、9这些深度，解决方式后来我研究了下，汇总于下文：

【芯片前端】“异步FIFO全解析”的BUG——格雷码连续性

4.异步fifo的深度设置要求如何计算？

核心点：慢时钟 -> 快时钟，快时钟域不反压时，慢时钟域一定不能反压；快时钟 -> 慢时钟，累计长时间看一定会反压，因此只能保证在一段时间内不反压。

慢打快：

【异步FIFO的一些小事·3】异步FIFO中指针走线延时的一些思考

快打慢（from 风中少年01）：

FIFO(四)：异步FIFO的最小深度计算

5.异步fifo两侧的复位信号在实际工程中如何连接？

我理解，应该置于同一复位域的两个时钟域下，保证不出现一半复位一半不复位的场景。更深入的我暂时没有思考。

异步结构相关

1.如何计算应该使用两拍跨异步还是三拍跨异步？

复位打几拍主要由工艺、电压、时钟频率共同决定，目的是使输出结果的亚稳态概率极低。具体怎么算公式我忘了，书上应该很容易查。

2.计算亚稳态的公式算的结果是什么？

如果我没记错，是亚稳态的发生概率或者说平均多少年会发生一次亚稳态。

3.如果希望使用一拍跨异步，是否有可行性的办法？

到目前为止，我还没想到和查到一拍跨异步还能规避亚稳态的方法。

4.为什么异步时序要特殊处理？不处理会有什么问题？

还是亚稳态的问题，之前陆陆续续汇总了很多：

【异步电路碎碎念2】 —— 跨异步引发的电路危机

复位相关

1.芯片上一般有几级复位，为何要设置多级复位？

这个我觉得有点偏SOC方向的问题，我记得是3级复位，具体原因最近比较忙还没来得及学习。

2.异步复位信号在电路使用前要如何处理？

去抖和异步复位同步撤离。

在ASIC中异步复位信号的处理——滤毛刺和异步复位/同步撤离

3.如何对部分电路复位而不影响芯片其他部分？

局部复位或者快速复位的问题，核心我觉得就是两点，一是功能上不影响其他模块，因此需要有复位判定模块（具体叫啥名字我忘了，反正就是例如判定AXI的aw是否收全了B，收全了才反馈可以复位了）；二是硬件实现上不能在复位期间有毛刺误发，因此要有复位保护模块。

4.如何解决复位撤离时复位信号到达时间不一致的问题？

我目前只知道一种方式，撤离复位前时钟降频，保证寄存器在同一时钟周期看到复位撤离。

功耗相关

1.有过哪些功耗优化的经验？

手动插ICG、自动插ICG、降低寄存器器复位比例、使用fifo代替pipe降低翻转频率、把信号往EN端做、门控与降低翻转结合等。

【芯片前端】关于门控电路和逻辑做在D端还是EN端的思考

2.使用fifo代替pipe会对功耗有哪些影响？

fifo的翻转频率更低，如果使用ram型fifo，本身功耗也更小。

3.还知道哪些功耗优化的策略，包括IP设计和SOC设计方向。

动态降频、动态调压。

低功耗设计的几个思路

4.对于性能测试有哪些经验和思路，尤其多核配合场景，包括对工具的了解比如帕拉丁？

讲道理，单核性能测试经验和思路有一些，但是多核确实不太会，帕拉丁也确实不会用，这个应该是EMU测试的范畴吧。

处理器相关

1.多核缓存一致性的问题是否了解，是否有解决思路？

不咋了解，后来查了一些发现主要是cache引入的问题。解决思路也只知道AXI的拓展接口ACE协议是用来解决缓存一致性的问题的。

2.简单介绍下了解的指令级规划？你认为指令级中reg to reg的指令是否有必要？

感觉有点班门弄斧，所以简单介绍了我觉得应该划分为访存指令、运算指令、控制指令。reg to reg这种指令，我理解就是提高执行效率吧。

3.简单介绍下通用处理器的结构或者通路划分。

控制、运算和访存，我学习到的其实就这么多了。

DC相关

1.时钟的uncertainty设置包括哪三个方面？

skew、jitter和过约，具体请见的含义很容易查，我没想到的是还有过约这一项。

2.set max delay和set input delay的区别是什么？应该怎么设置？分别在什么场景下使用。

这个我个人理解，set input delay主要用于设置同步信号，set max delay用来设置异步信号。

【芯片前端】sdc学习日常——端口delay的正向设置与反向设置

3.为什么设置multicycle，multicycle的setup如何设置，hold如何设置为什么？

一拍做不下来的逻辑就要设置multicycle，还有一点补充（被提示的），准静态信号也可以通过设置multicycle来避免复杂计算真正的delay。hold的设置是setup - 1，幸好我之前看书时候意识到这个问题了:

【芯片前端】所以说，一直以来我理解的set_multicycle_path -hold都是错的？

4.对于复位信号，在sdc中如何进行设置？

设置multicycle，这块我确实也不太懂。

5.端口如何设置，为什么要使用virtual clk？

set_input/output_delay，为什么要用virtual clk，讲道理我目前还是没有彻底说服自己：

【芯片前端】为什么在设置sdc时引入和使用虚拟时钟

6.DC和DCG和DCT的区别是什么？

主要是真实器件延时和floopland是否引入吧，我后来简单查了查，没深入了解。

接口相关

1.AHB APB AXI接口是否了解？

2.AXI4协议和AXI3协议的主要区别是什么？为什么会有这个区别？

最主要的一个区别是wid/rid的取消吧，transfer内不能支持乱序了。具体的原因应该是有wid/rid时包内乱序会带来死锁问题和严重的buffer资源浪费。

3.介绍下AXI4接口里的len size burst分别是做什么用的。

见协议说明就好了。

4.同样是高速接口，为什么axi比ahb更快？

AHB是3通道，AXI是5通道。AXI能burst读写。

5.UART I2C SPI等其他接口协议是否有接触过？

6.PCIE协议是否有了解？

7.outstanding的概念是什么，在硬件中如何实现？

req不需要等待ack收回，就可以继续下发下一个req。硬件实现的话，可以通过entry来记录下发的req id，收回ack时清除对应的entry。

卷积神经网络

1.CNN卷积神经网络有哪些层，简单介绍下。

我大意了啊，没有复习这些知识。所以只粗略的回到了卷积层 池化层 激活层 输出层啥的，建议如果面这类职位还是要复习好啊。

2.relun操作属于什么层，目的是什么，还有什么类似操作？

激活函数。

3.卷积神经网络最后的输出结果是什么？

4.3d卷积算法简单介绍，如何在硬件上实现？2d卷积算法呢？

手撕代码

假设有m张扑克牌在主持人手里和编号从1～n的小朋友。第一轮由主持人按编号顺序将m张牌分给所有小朋友，主持人发完牌后退出游戏。第二轮由编号为1的小朋友当主持人将手上的牌按编号顺序分给剩下的小朋友，主持人发完牌后同样退出游戏。
1. 若刚开始主持人手上有10张牌，有7个小朋友参加游戏，四轮过后，编号为4的小朋友手上有几张扑克牌？
2. k轮过后，编号为k的小朋友手上有几张扑克牌？
3.假设m[2:0]，n[2:0]，k[2:0]，k轮过后编号为k的小朋友手上有j张扑克牌，j=f(m,n,k)，请使用verilog表达j。

我哭了，直到现在我也不会做这个题。虽然不会做也不影响我写最后的代码吧，因为最后可以做一个查找表。。。

其他

1.whats your name?

2.后仿的violation主要有什么情况，哪些violation是可以忽略的？

复位间的violation、动态复位过程的violation、false path和异步路径的violation是可以忽略的，multicycle的violation应该也是可以忽略的吧。

3.数据类型了解哪些，fp32数据是如何构成的？

数据类型我也没复习，主要是也不太会o(╥﹏╥)o

4.rr调度如何实现？

【芯片前端】与RR调度的相爱相杀——verilog实现RR调度器