看过了他的nios课程,对他的能力很认同
只有前5讲是开源的,后面需要在淘宝上购买,暂时用不到,我就没有买课程,只看了前5讲感觉还挺有用,需要的时候再说吧。
小梅哥 FPGA时序分析 FPGA时序约束 视频课程 FPGA开发板应用

三要素可类比电路板的器件、连线、对外端子


触发器用于实现时序逻辑,进位链用于可编程逻辑块间通讯,使用较少。

具体器件的可编程逻辑功能块结构。第5代将四输入查找表升级到六输入查找表


由上面两个图抽象得到下图,并给出三种使用方式。
【D触发器(data flip-flop或delay flip-flop)】 【LUT指显示查找表(Look-Up-Table)】

输出寄存器 Output Register、输出延迟链 Output Pin Delay、输入延迟链 Input Pin to Input Register Delay、输入寄存器 Input Register、输出使能寄存器 OE Register、上拉电阻 Program Pull-Up Resistor


连接线和连接开关

局部快速通道【同一栋楼不同楼层间】、列快速通道【同一小区不同楼层间】、行快速通道【不同小区间】。添加时序约束后会尽量将高速信号布局在同一栋楼,信号太多则在同一小区。


查找表实现任意可编程逻辑的方法:比如要实现A&B&C&D,就需要将RAM的前15个bit写0,最后一个bit写1【输入0选择上方通道,输入1选择下方通道】。
所谓可编程就是配置RAM不同bit具体数值




FPGA可选扩展资源

典型FPGA结构

加入时序约束后,时序报告中会显示最大可用时钟频率

时序分析基本模型如下

理想情况(不考虑延时)下与真实波形对比 【a_reg.Q c_reg.D c_reg.Q加入延时】


延时时间


使用专门的时钟引脚会自动映射到全局时钟树,若使用普通引脚则需要加约束映射到全局时钟树。全局时钟树保证延时尽量小,但时钟到达各个寄存器时间仍然各不相同

时序分析基本公式




一般只需要看 Slow 1200mV 85C Model。一般关心Clocks、Fmax Summary、Worst-Case Timing Paths。




创建时序约束,双击 Create Timing Netlist即可
SDC文件 = Synopsys Design Constraints File = 新思科技 设计约束文件
Worst-Case Timing Paths 类似 Report Top Falling Paths


创建时钟约束:TTA界面下 Constraints-->Creat Clock


上述直接添加约束的方式会报错,应该修改系统默认的约束【注意不要更改Clock name】

添加约束后重新编译,大部分时序红色会消失, Unconstrained Paths不用管。
不添加约束,系统默认约束错误的例子。因为使用了ISSP核用于调试,系统误把JTAG时钟当成主时钟



时序报告中主要关注的内容





上述报告为默认约束,显示错误 。修改约束后手动查看报告,需要手动输入相关信息






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